KR960704271A - 다중-포트 공용 메모리 인터페이스 및 관련 방법(multiple-port shared memory interface and associated method) - Google Patents

다중-포트 공용 메모리 인터페이스 및 관련 방법(multiple-port shared memory interface and associated method)

Info

Publication number
KR960704271A
KR960704271A KR1019960700802A KR19960700802A KR960704271A KR 960704271 A KR960704271 A KR 960704271A KR 1019960700802 A KR1019960700802 A KR 1019960700802A KR 19960700802 A KR19960700802 A KR 19960700802A KR 960704271 A KR960704271 A KR 960704271A
Authority
KR
South Korea
Prior art keywords
data
ram
circuit
data burst
parallel
Prior art date
Application number
KR1019960700802A
Other languages
English (en)
Other versions
KR100303574B1 (ko
Inventor
조페 알렉산도
Original Assignee
아모스 윌나이
엠 엠씨 네트웍스, 인코오포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아모스 윌나이, 엠 엠씨 네트웍스, 인코오포레이티드 filed Critical 아모스 윌나이
Publication of KR960704271A publication Critical patent/KR960704271A/ko
Application granted granted Critical
Publication of KR100303574B1 publication Critical patent/KR100303574B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1657—Access to multiple memories
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/103—Packet switching elements characterised by the switching fabric construction using a shared central buffer; using a shared memory
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3018—Input queuing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/35—Switches specially adapted for specific applications
    • H04L49/351—Switches specially adapted for specific applications for local area network [LAN], e.g. Ethernet switches

Abstract

본 발명은 데이타를 전송하는 다수의 포트. 다수의 메모리 액세스 버퍼 및 상기 포트와 상기 버퍼간에 데이타의 부분집합을 분배하는 상호접속 매트릭스 회로를 포함하는 다중포트 공용 메모리 시스템을 제공한다.

Description

다중-포트 공용 메모리 인터페이스 및 관련 방법(MULTIPLE-PORT SHARED MEMORY INTERFACE AND ASSOCIATED METHOD)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 제1다중포트 공용 메모리 시스템의 블럭도,
제5도는 제4도 실시예에 사용된 데이타 포맷과 데이타 흐름을 나타내는 도면,
제6도는 제4도 실시예의 메모리 액세스 버퍼와 제어 로직을 나타내는 상세한 블록도,
제7도는 제6도의 메모리 액세스 버퍼의 대표적인 이중 레지스터쌍을 나타내는 블럭도.

Claims (28)

  1. 랜덤 액세스 메모리(RAM)와 다수의 데이타 포트를 포함하는 다중포트 메모리 시스템용 메모리 인터페이스 시스템에 있어서, 서로다른 각 데이타 포트와 상기 RAM간에 전송되는 다수의 각 데이타 버스트 부분집합을 동시에 기억하는 다수의 기억소자와, 상기 각 기억소자와 상기 RAM간에 접속가능한 병렬데이타 경로 회로를 각각 포함하는 다수의 버퍼와; 각 데이타 포트와 상기 RAM간에 전송되는 주어진 데이타 버스트의 서로다른 각 부분집합이 서로다른 각 데이타 라인을 통하여 서로 다른 각 버퍼로 또는 상기 버퍼로부터 전달되도록 각 데이타 포트와 상기 다수의 각 버퍼를 접속시키는 다수의 데이타 라인을 포함하는 상호접속 회로를 포함하는 것을 특징으로 하는 메모리 인터페이스 시스템.
  2. 제1항에 있어서, 상기 각 기억소자는 상기 상호접속 회로로 그리고상기 회로로부터 데이타 버스트 부분집합을 직렬로 전송하는 직렬 전송 회로를 포함하는 것을 특징으로 하는 메모리 인터페이스 시스템.
  3. 제1항에 있어서, 상기 각 기억소자는 상기 상호접속 회로로부터 상기 각 데이타 버스트 부분집합을 직렬로 시프트인하는 시프트인 레지스터 회로와, 상기 상호접속 회로로 상기 각 데이타 버스트 부분집합을 직렬로 시프트아웃시키는 시프트아웃 레지스터 회로를 포함하는 것을 특징으로 하는 메모리 인터페이스 시스템.
  4. 제1항에 있어서, 상기 각 기억소자는 상기 상호접속 회로로부터 각 데이타 버스트 부분집합을 직렬로 스프트인하고 상기 RAM으로 상기 데이타 버스트 부분집합을 병렬로 시프트아웃하는 직렬 시프트인/병렬 시프트아웃 레지스터 회로와, 상기 RAM으로부터 각 데이타 버스트 부분집합을 병렬로 시프트인하고 상기 상호접속회로로 상기 데이타 버스트 부분집합을 직렬로 시프트아웃시키는 병렬시프트인/직렬 시프트아웃 레지스터를 포함하는 것을 특징으로 하는 메모리 인터페이스 시스템.
  5. 제1항에 있어서, 상기 각 기억소자는 상기 상호접속 회로로부터 각 데이타 버스트 부분집합을 직렬로 시프트인하며 상기 RAM으로 각 데이타 버스트 부분집합을 병렬로 시프트아웃하는 각 직렬 시프트인/병렬 시프트아웃 레지스터 회로와, 상기 RAM으로부터 각 데이타 버스트 부분집합을 병렬로 시프트인하고 상기 상호접속 회로로 각 데이타 버스트 부분집합을 직렬로 시프트아웃하는 병렬 시프트인/직4렬 시프트아웃레지스터 회로를 포함하며; 상기 각 병렬 데이타 경로 회로는 상기 각 직렬 스프트인/병렬 시프트아웃레지스터 회로와 상기 RAM을 간헐적으로 접속시키고, 상기 병렬 시프트인/직렬 시프트아웃 레지스터 회로를 상기 RAM과 간헐적으로 접속시키는 것을 특징으로 하는 메모리 인터페이스 시스템.
  6. 제1항에 있어서, 상기 각 기억소자는 상기 상호접속 회로로 그리고 상기 회로로부터 한번에 한 비트씩 데이타 버스트 부분집합을 직렬로 전송하는 직렬 전송 회로를 포함하는 것을 특징으로 하는 메모리 인터페이스 시스템.
  7. 제1항에 있어서, 상기 상호접속 회로는 인쇄된 회로 보드를 포함하는 것을 특징으로 하는 메모리 인터페이스 시스템.
  8. 랜덤 액세스 메모리(RAM)와 다수의 데이타 포트를 포함하는 다중포트 메모리 시스템용 메모리 인터페이스 시스템에 있어서, 서로다른 각 데이타포트와 상기 RAM간에 전송되는 다수의 각 데이타 버스트 부분집합을 동시에 기억하며 상호접속 회로로부터 각 데이타 버스트 부분집합을 직렬로 시프트인하고 상기 RAM으로 각 데이타 버스트 부분집합을 병렬로 시프트아웃하는 직렬 시프트인/병렬 시프트아웃 레지스터 회로와 상기 RAM으로부터 각 데이타 버스트 부분집합을 병렬로 시프트인하고 상기 상호접속 회로로 상기 데이타 버스트 부분집합을 직렬로 시프트 아웃하는 병렬 시프트인/직렬 시프트아웃 레지스터 회로를 포함하는 다수의 기억소자와, 각 직렬 시프트인/병렬 시프트 아웃레지스터 회로와 상기 RAM을 간헐적으로 접속시키고 각 병렬 시프트인/직렬 시프트아웃 레지스터 회로와 상기 RAM을 간헐적으로 접속시키는 병렬 데이타 경로 회로를 포함하는 다수의 버퍼와; 각 데이타 포트와 상기 RAM간에 전송되는 주어진 데이타 버스트의 서로 다른 부분집합이 서로다른 각 데이타 라인을 통하여 서로다른 각 버퍼로 또는 상기 버퍼로부터 전달되도록 각 데이타 포트와 다수의 각 버퍼를 상호 접속시키는 다수의 데이타 라인을 포함하는 인쇄된 회로 보드 상호접속 회로를 포함하는 것을 특징으로 하는 메모리 인터페이스 시스템.
  9. 랜덤 액세스 메모리(RAM)와; 다수의 데이타 포트와; 서로다른 각 데이타 포트와 상기 RAM간에 전송되는 다수의 각 데이타 버스트 부분집합을 동시에 기억하는 다수의 기억소자와, 상기 각 기억소자와 상기 RAM간에 접속가능한 병렬 데이타 경로 회로를 포함하는 다수의 버퍼와; 각 데이타 포트와 상기 RAM 간에 전송되는 주어진 데이타 버스트의 서로다른 각 부분집합이 서로다른 각 데이타 라인을 통하여 서로 다른 각 버퍼로 또는 상기 버퍼로부터 전달되도록 각 데이타 포트와 다수의 각 버퍼를 상호 접속시키는 다수의 데이타 라인을 포함하는 상호접속 회로를 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  10. 제9항에 있어서, 단일 RAM 집적회로를 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  11. 제9항에 있어서, 상기 RAM과 주어진 데이타 버스트를 서로다른 부분집합을 저장하는 서로다른 다수의 버퍼간에 주어진 데이타 베이스의 모든 부분집합의 병렬 동시 전송을 제어하는 제어신호를 제공하는 제어회로를 추가로 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  12. 제9항에 있어서, 상기 각 기억소자는 상기 상호접속 회로로 그리고 상기 회로로부터 데이타버스트 부분집합을 직렬로 전송하는 직렬 전송 회로를 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  13. 제9항에 있어서, 상기 기억소자는 상기 상호접속 회로로 그리고 상기 회로로부터 데이타 버스트 부분집합을 직렬로 전송하는 직렬 전송 회로를 포함하며; 상기 RAM과 주어진 데이타 버스트의 서로다른 부분집합을 저장하는 서로다른 다수의 버퍼간에 주어진 데이타 버스트의 모든 부분집합의 병렬 동시 전송을 제어하는 제어신호와 상기 상호접속 회로와 서로다른 각 버퍼간의 데이타 버스트 부분집합의 전송을 제어하는 제어신호를 제공하는 제어 회로를 추가로 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  14. 제9항에 있어서, 상기 기억 소자는 상기 상호접속회로로부터 각 데이타 버스트 부분집합을 직렬로 시프트인하는 시프트인 레지스터 회로와 상기 상호접속 회로로 각 데이타 버스트 부분집합을 직렬로 시프트아웃하는 시프트아웃 레지스터 회로를 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  15. 제9항에 있어서, 상기 기억 소자는 상기 상호접속 회로로부터 각 데이타 버스트 부분집합을 직렬로 시프트인시키며 상기 RAM으로 데이타 버스트 부분집합을 병렬로 시프트아웃시키는 직렬 시프트인/병렬 시프트아웃 레지스터 회로와, 상기 RAM으로부터 각 데이타 버스트 부분집합을 병렬로 시프트인시키고 상기 상호접속 회로로 데이타 버스트 부분집합을 직렬로 시프트아웃시키는 병렬 시프트인/직렬 시프트아웃 레지스터 회로를 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  16. 제9항에 있어서 상기 각 기억소자는 상기 상호접속 회로로부터 각 데이타 버스트 부분집합을 직렬로 시프트인시키고 상기 RAM으로 데이타 버스트 부분집합을 병렬로 시프트아웃시키는 직렬 시프트인/병렬 시프트아웃 레지스터 회로와, 상기 RAM으로부터 각 데이타 버스트 부분집합을 병렬로 시프트인시키고 상기 상호 접속 회로로 데이타 버스트 부분집합을 직렬로 시프트아웃시키는 병렬 시프트인/직렬 시프트아웃 레지스터 회로를 포함하며; 상기 각 병렬 데이타 경로 회로는 상기 직렬 시프트인/병렬 시프트 아웃 레지스터 회로와 상기 RAM을 간헐적으로 접속시키고, 병렬 시프트인/직렬 시프트아웃 레지스터회로를 상기 RAM과 간헐적으로 접속시키는 것을 특징으로 하는 다중포트 메모리 시스템.
  17. 제9항에 있어서, 상기각 기억소자는 상기 상호접속 회로로 그리고 상기 회로로부터 한번에 한 비트씩 데이타 버스트 부분집합을 직렬로 전송하는 직렬 전송 회로를 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  18. 제9항에 있어서, 상기 상호접속 회로는 인쇄된 회로 보드를 포함하는 것을 특징으로 하는 다중포트 메모리 시스템
  19. 랜덤 액세스 메모리(RAM)와; 다수의 데이타 포트와; 서로다른 각 데이타 포트와 상기 RAM간의 전송되는 다수의 각 데이타 버스트 부분집합을 동시에 기억하며 상기 상호접속 회로로부터 각 데이타 버스트 부분집합을 직렬로 시프트인하고 상기 RAM으로 상기 데이타 버스트 부분집합을 병렬로 시프트아웃하는 직렬 시프트인/병렬 시프트아웃 레지스터 회로와 상기 RAM으로부터 각 데이타 버스트 부분집합을 직렬로 시프트인하고 상기 상회접속 회로로 데이타 버스트 부분집합을 직렬로 시프트아웃하는 병렬 시프트인/직렬 시프트아웃 레지스터 회로를 포함하는 다수의 기억소자와, 각 직렬 시프트인/병렬 시프트아웃레지스터 회로와 상기 RAM을 간헐적으로 접속시키고 병렬시프트인/직렬 시프트아웃 레지스터 회로와 상기 RAM을 간헐적으로 접속시키는 병렬 데이타 경로 회로를 포함하는 다수의 버퍼와; 각 데이타 포트와 상기 RAM간에 전송되는 주어진 데이타 버스트의 서로다른 각 부분집합이 서로다른 각 데이타 라인을 통하여 서로다른 각 버퍼로 또는 상기 버퍼로부터 전달되도록 각 데이타 포트와 다수의 각 버퍼를 상호 접속시키는 다수의 데이타 라인을 포함하는 상호접속 회로와; 상기 RAM과 주어진 데이타 버스트의 서로다른 부분집합을 저장하는 서로다른 다수의 버퍼간에 주어진 데이타 버스트의 모든 부분집합의 전송을 제어하는 제어신호를 제공하는 제어회로를 포함하는 것을 특징으로 하는 것을 특징으로 하는 다중포트 메모리 시스템.
  20. 랜덤 액세스 메모리(RAM)와; k데이타 포트와; 서로다른 각 데이타 포트와 상기 RAM간에 전송되는 m-워드 데이타 버스트의 다수의 각 n-비트 부분집합을 동시에 기억하는 k 기억소자와, 상기 각 기억소자와 상기 RAM간에 접속될 수 있는 병렬 데이타 경로 회로를 각각 포함하는 m 버퍼를 포함하는데, 상기 각 n-비트 부분집합은 m-비트 데이타 버스트의 n 워드에 동일한 열 비트 n을 포함하며; 각 데이타 포트와 상기 RAM간에 전송되는 주어진 m-워드 데이타 버스트의 서로다른 각 m n-비트 부분집합이 서로다른 각 m 버퍼를 또는 상기 버퍼로부터 전달되도록 각 데이타 포트와 서로다른 각 m 버퍼를 상호접속시키는 다수의 데이타 라인을 포함하는 상호접속 회로를 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  21. 제 20항에 있어서, k = m인 것을 특징으로 하는 다중포트 메모리 시스템.
  22. 워드당 m 비트를포함하는 n-워드 데이타 버스트를 k 데이타 포트와 랜덤 액세스 메모리(RAM)간에 전송하는 방법에 있어서, 각 데이타 포트를 통하여 전송된 데이타 버스트를 각 데이타 버스트의 서로 다른 데이타 워드로부터의 동일한 열 비트의 n 비트를 포함하는 각 데이타 버스트 부분집합으로 분할하는 단계와; k 기억소자를 각각 포함하는 m 버퍼를 제공하는 단계와; 각 데이타 포트와 상기 RAM간에 전송되는 데이타 버스트의 서로다른 ㅍ 버스트 부분집합을 서로다른 버퍼내의 서로다른 기억소자에 일시적으로 저장하는 단계와, 각 데이타 포트와 상기 RAM간에 전송되는 각 데이타 버스트의 서로다른 데이타 버스트 부분집합 모두를 서로다른 버퍼의 기억소자와 RAM간에 병렬로 전송하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제40항에 있어서, k=m인 것을 특징으로 하는 방법.
  24. 제20항에 있어서, 상기 데이타 버스트 부분집합은 n 비트를 포함하는 것을 특징으로 하는 방법.
  25. 제20항에 있어서, 각 데이타 포트와 상기 RAM간에 전송되는 각 데이타 버스트의 데이타 버스트 부분집합을 상기 각 데이타 포트와 서로다른 버퍼의 기억소자간에 직렬로 전송하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  26. 제20항에 있어서, 각 데이타 포트와 상기 RAM으로 또는 이들로부터 전송되는 각 데이타 버스트의 데이타 버스트 부분집합을 한번에 한 비트씩 각 데이타 포트와 서로다른 버퍼의 서로다른 기억소자간에 직렬로 전송하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  27. 랜덤 액세스 메모리(RAM)와; k 데이타 포트와; 각 데이타 포트를 통하여 전송된 데이타 버스트를 각 데이타 버스트의 서로다른 데이타 워드로부터의 동일한 열 비트의 n 비트를 포함하는 각 n-비트 데이타 버스트 부분집합으로 분할하는 수단과; 각 데이타 포트와 상기 RAM으로 또는 이들로부터 전송되는 각 데이타 버스트의 서로다른 데이타 버스트 부분집합을 서로다른 버퍼수단내의 서로다른 기억소자수단에 일시적으로 저장하는 k 기억소자 수단을 각각 포함하는 m 버퍼 수단과; 각 데이타 포트와 상기 RAM으로 또는 이들로부터 전송되는 각 데이타 버스트의 서로다른 데이타 버스트 부분집합 모두를 서로다른 버퍼 수단의 서로다른 기억소자 수단과 상기 RAM간에 병렬로 전송하는 수단을 각각 포함하는 것을 특징으로 하는 다중포트 메모리 시스템.
  28. 제27항에 있어서, k = m인 것을 특징으로 하는 다중포트 메모리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960700802A 1993-08-19 1994-08-17 다중-포트 공용 메모리 인터페이스 및 관련 방법 KR100303574B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08-109805 1993-08-19
US08/109,805 US5440523A (en) 1993-08-19 1993-08-19 Multiple-port shared memory interface and associated method
PCT/US1994/009364 WO1995005635A1 (en) 1993-08-19 1994-08-17 Multiple-port shared memory interface and associated method

Publications (2)

Publication Number Publication Date
KR960704271A true KR960704271A (ko) 1996-08-31
KR100303574B1 KR100303574B1 (ko) 2001-11-22

Family

ID=22329660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960700802A KR100303574B1 (ko) 1993-08-19 1994-08-17 다중-포트 공용 메모리 인터페이스 및 관련 방법

Country Status (9)

Country Link
US (1) US5440523A (ko)
EP (1) EP0714534B1 (ko)
JP (1) JP3241045B2 (ko)
KR (1) KR100303574B1 (ko)
AT (1) ATE182700T1 (ko)
AU (1) AU682211B2 (ko)
CA (1) CA2168666C (ko)
DE (1) DE69419760T2 (ko)
WO (1) WO1995005635A1 (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732041A (en) * 1993-08-19 1998-03-24 Mmc Networks, Inc. Memory interface unit, shared memory switch system and associated method
US5802287A (en) * 1993-10-20 1998-09-01 Lsi Logic Corporation Single chip universal protocol multi-function ATM network interface
AU3412295A (en) * 1994-09-01 1996-03-22 Gary L. Mcalpine A multi-port memory system including read and write buffer interfaces
US5696991A (en) * 1994-11-29 1997-12-09 Winbond Electronics Corporation Method and device for parallel accessing data with optimal reading start
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
US5808487A (en) * 1994-11-30 1998-09-15 Hitachi Micro Systems, Inc. Multi-directional small signal transceiver/repeater
US6185222B1 (en) 1995-09-28 2001-02-06 Cisco Technology, Inc. Asymmetric switch architecture for use in a network switch node
US5617555A (en) * 1995-11-30 1997-04-01 Alliance Semiconductor Corporation Burst random access memory employing sequenced banks of local tri-state drivers
JP3603440B2 (ja) * 1996-01-12 2004-12-22 富士通株式会社 半導体記憶装置
US5724358A (en) * 1996-02-23 1998-03-03 Zeitnet, Inc. High speed packet-switched digital switch and method
US6373846B1 (en) 1996-03-07 2002-04-16 Lsi Logic Corporation Single chip networking device with enhanced memory access co-processor
US5959993A (en) * 1996-09-13 1999-09-28 Lsi Logic Corporation Scheduler design for ATM switches, and its implementation in a distributed shared memory architecture
US5831980A (en) * 1996-09-13 1998-11-03 Lsi Logic Corporation Shared memory fabric architecture for very high speed ATM switches
US5924117A (en) * 1996-12-16 1999-07-13 International Business Machines Corporation Multi-ported and interleaved cache memory supporting multiple simultaneous accesses thereto
US6487207B1 (en) * 1997-02-26 2002-11-26 Micron Technology, Inc. Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology
US6067595A (en) * 1997-09-23 2000-05-23 Icore Technologies, Inc. Method and apparatus for enabling high-performance intelligent I/O subsystems using multi-port memories
US6170046B1 (en) * 1997-10-28 2001-01-02 Mmc Networks, Inc. Accessing a memory system via a data or address bus that provides access to more than one part
US6590901B1 (en) * 1998-04-01 2003-07-08 Mosaid Technologies, Inc. Method and apparatus for providing a packet buffer random access memory
US6307860B1 (en) 1998-04-03 2001-10-23 Mmc Networks, Inc. Systems and methods for data transformation and transfer in networks
US7126137B2 (en) * 1998-05-05 2006-10-24 Carl Zeiss Smt Ag Illumination system with field mirrors for producing uniform scanning energy
US6650637B1 (en) * 1998-12-14 2003-11-18 Lucent Technologies Inc. Multi-port RAM based cross-connect system
DE19936080A1 (de) * 1999-07-30 2001-02-15 Siemens Ag Multiprozessorsystem zum Durchführen von Speicherzugriffen auf einen gemeinsamen Speicher sowie dazugehöriges Verfahren
DE19937176A1 (de) * 1999-08-06 2001-02-15 Siemens Ag Multiprozessor-System
US6850490B1 (en) 1999-10-06 2005-02-01 Enterasys Networks, Inc. Hierarchical output-queued packet-buffering system and method
WO2001026309A1 (en) * 1999-10-06 2001-04-12 Tenor Networks, Inc. Hierarchical output-queued packet-buffering system and method
DE19961138C2 (de) * 1999-12-17 2001-11-22 Siemens Ag Multiport-RAM-Speichervorrichtung
US6560160B1 (en) * 2000-11-13 2003-05-06 Agilent Technologies, Inc. Multi-port memory that sequences port accesses
US6842837B1 (en) * 2001-02-13 2005-01-11 Digeo, Inc. Method and apparatus for a burst write in a shared bus architecture
US7571287B2 (en) * 2003-03-13 2009-08-04 Marvell World Trade Ltd. Multiport memory architecture, devices and systems including the same, and methods of using the same
US7707330B2 (en) * 2003-09-18 2010-04-27 Rao G R Mohan Memories for electronic systems
WO2008014413A2 (en) * 2006-07-27 2008-01-31 Rambus Inc. Cross-threaded memory device and system
US7769942B2 (en) 2006-07-27 2010-08-03 Rambus, Inc. Cross-threaded memory system
US8234425B1 (en) 2007-06-27 2012-07-31 Marvell International Ltd. Arbiter module
US7949817B1 (en) 2007-07-31 2011-05-24 Marvell International Ltd. Adaptive bus profiler
US8131915B1 (en) 2008-04-11 2012-03-06 Marvell Intentional Ltd. Modifying or overwriting data stored in flash memory
US8683085B1 (en) 2008-05-06 2014-03-25 Marvell International Ltd. USB interface configurable for host or device mode
WO2010093538A1 (en) 2009-02-11 2010-08-19 Rambus Inc. Shared access memory scheme
US8423710B1 (en) 2009-03-23 2013-04-16 Marvell International Ltd. Sequential writes to flash memory
US8213236B1 (en) 2009-04-21 2012-07-03 Marvell International Ltd. Flash memory
US8688922B1 (en) 2010-03-11 2014-04-01 Marvell International Ltd Hardware-supported memory management
US8756394B1 (en) 2010-07-07 2014-06-17 Marvell International Ltd. Multi-dimension memory timing tuner
JP5229922B2 (ja) * 2010-11-08 2013-07-03 ルネサスエレクトロニクス株式会社 情報処理システム
US9343124B1 (en) * 2011-07-29 2016-05-17 Altera Corporation Method and system for operating a multi-port memory system
CN107562549B (zh) * 2017-08-21 2019-12-03 西安电子科技大学 基于片上总线和共享内存的异构众核asip架构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61150059A (ja) * 1984-12-24 1986-07-08 Sony Corp デ−タ処理装置
US4891794A (en) * 1988-06-20 1990-01-02 Micron Technology, Inc. Three port random access memory
US4888741A (en) * 1988-12-27 1989-12-19 Harris Corporation Memory with cache register interface structure
US5142638A (en) * 1989-02-07 1992-08-25 Cray Research, Inc. Apparatus for sharing memory in a multiprocessor system
US5204841A (en) * 1990-07-27 1993-04-20 International Business Machines Corporation Virtual multi-port RAM
US5278967A (en) * 1990-08-31 1994-01-11 International Business Machines Corporation System for providing gapless data transfer from page-mode dynamic random access memories
JP2871967B2 (ja) * 1991-08-20 1999-03-17 日本電気アイシーマイコンシステム株式会社 デュアルポート半導体記憶装置
JPH05151769A (ja) * 1991-11-28 1993-06-18 Mitsubishi Electric Corp マルチポートメモリ

Also Published As

Publication number Publication date
DE69419760D1 (de) 1999-09-02
JP3241045B2 (ja) 2001-12-25
ATE182700T1 (de) 1999-08-15
JPH09502818A (ja) 1997-03-18
WO1995005635A1 (en) 1995-02-23
KR100303574B1 (ko) 2001-11-22
AU682211B2 (en) 1997-09-25
CA2168666A1 (en) 1995-02-23
US5440523A (en) 1995-08-08
EP0714534A1 (en) 1996-06-05
CA2168666C (en) 2001-06-12
EP0714534B1 (en) 1999-07-28
DE69419760T2 (de) 2000-03-09
AU7600094A (en) 1995-03-14

Similar Documents

Publication Publication Date Title
KR960704271A (ko) 다중-포트 공용 메모리 인터페이스 및 관련 방법(multiple-port shared memory interface and associated method)
US7046673B2 (en) Method and apparatus for manipulating an ATM cell
KR920006971A (ko) 멀티포오트메모리
US5283877A (en) Single in-line DRAM memory module including a memory controller and cross bar switches
US5530814A (en) Bi-directional crossbar switch with control memory for selectively routing signals between pairs of signal ports
US5465056A (en) Apparatus for programmable circuit and signal switching
KR910017300A (ko) 데이타 통신 인터페이스 및 이의 통신 방법
US5809557A (en) Memory array comprised of multiple FIFO devices
KR970017611A (ko) 다수의 메모리 어레이내에 분포된 다수의 뱅크들을 갖는 동기성 반도체 메모리 장치
US4825404A (en) Interface system which generates configuration control signal and duplex control signal for automatically determining the configuration of removable modules
KR950003605B1 (ko) 반도체 기억장치
KR960700476A (ko) 프레임 버퍼용 출력 스위칭 회로의 구조(architecture of output switching circuitry for frame buffer)
CA2186312A1 (en) Ink Jet Print Head Identification Circuit with Serial Out, Dynamic Shift Registers
JP2003241957A5 (ko)
KR920020320A (ko) 다용도로 컨피그 가능한 기능 소자
US4851834A (en) Multiport memory and source arrangement for pixel information
US4276611A (en) Device for the control of data flows
US3887799A (en) Asynchronous n bit position data shifter
US5272675A (en) High-speed first-in first-out memory flexible to increase the memory capacity
US5923608A (en) Scalable N-port memory structures
EP0447051A2 (en) Random access memory with access on bit boundaries
KR970029768A (ko) 블럭 기록 기능이 있는 반도체 메모리 장치
KR900019036A (ko) 반도체기억장치
JPH04306756A (ja) データ転送システム
KR900019013A (ko) 파셜 랜덤 액세스 메모리

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051124

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee