Claims (5)
외부로 부터 클럭 신호와 기준 클럭을 입력받아 상기 클럭 신호의 하나의 사이클내에 존재하는 하이 펄스와 로우 펄스를 분리하여 출력하는 펄스 분리 수단(21); 상기 펄스 분리 수단(21)의 출력을 입력받고 외부로 부터 소정의 비교값을 입력받아 카운터의 오버플로우(Overflow) 발생시 카운터를 중지하기 위한 카운터 클럭 신호(A)룰 생성하여 출력하는 제1카운터 보호 수단(3); 상기 펄스 분리수단(21)의 타출력을 입력받고 외부로 부터 상기 소정의 비교값을 입력받아 카운터의 오버플로우(Overflow) 발생시 카운터를 중지하기 위한 카운터를 클럭 신호(B)를 생성하여 출력하는 제2카운터 보호 수단(4); 상기 외부 클럭 신호를 입력받아 상기 외부 클럭 신호의 반 사이클의 종료점에서 신호를 토글(Toggle)하기 위하여 상기 클럭 신호의 에지(Edge)때마다 리셋 신호를 생성하여 출력하고, 상기 리셋 신호를 반전시킨 로드(Load) 신호를 출력하는 리셋 신호 생성 수단(13); 상기 리셋 신호 생성 수단(13)으로 부터 상기 로드 신호를 입력받고 상기 카운터 보호 수단(3)의 출력(A)을 클럭 단자에 입력받아 펄수 수만큼 업 카운트를 수행하는 제1업 카운팅 수단(5); 상기 리셋 신호 생성 수단(13)으로 부터 상기 신호를 입력받고 상기 카운터 보호 수단(4)의 출력(B)를 클럭 단자에 입력받아 펄스의 수만큼 업 카운트를 수행하는 제2업 카운팅 수단(6); 상기 리셋 신호 생성 수단(13)으로 부터 상기 로드 신호를 입력받아 상기 제1업 카운팅 수단(5)의 출력을 소정의 주기로 분주하는 제1분주 수단(7); 상기 리셋 신호 수단(13)으로 부터 상기 로드 신호를 입력받아 상기 제2업 카운팅 수단(6)의 출력을 소정의 주기로 분주하는 제2분주 수단(8); 상기 제1 및 제2분주 수단(7, 8)의 출력을 입력 받아 상기 외부로 부터 입력되는 클럭 신호를 선택 신호로 하여 다중화하여 로우/하이의 반 사이클 동안에 트리거(Trigger) 신호를 얻기 위한 값을 교대로 계속 출력하는 다중화 수단(11); 상기 제2카운터 보호 수단(4)의 출력을 입력받아 반전시켜 출력하는 제1반전 수단(9); 상기 제1카운터 보호 수단(3)의 출력과 상기 제1반전 수단(9)의 출력을 입력받아 논리곱하여 출력하는 제1논리곱 연산 수단 (10); 및 상기 리셋 신호 생성 수단(13)으로 부터 상기 로드 신호를 입력 받으며 상기 제1논리곱 연산 수단(10)의 추력을 클럭으로 입력받아 상기 다중화 수단(11)의 출력으로 부터 상기 외부로 부터 입력되는 클럭 신호의 반 사이클내에서 한번의 트리거 신호를 얻어낸 후에 상기 리셋 신호 생성 수단(13)의 리셋 신호에 따라 상기 트리거 신호를 반 사이클 종료점에서 토글(Toggle)시켜 출력하는 다운 카운팅 수단(12)을 구비하는 것을 특징으로 하는 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.Pulse separation means (21) for receiving a clock signal and a reference clock from the outside and separating and outputting a high pulse and a low pulse existing in one cycle of the clock signal; A first counter protection for generating a counter clock signal (A) to stop the counter when the counter overflows, receiving the output of the pulse separating means 21 and receiving a predetermined comparison value from the outside. Means (3); Receiving the other output of the pulse separating means 21 and receiving the predetermined comparison value from the outside to generate a clock signal B and output a counter for stopping the counter when an overflow of the counter occurs; Two counter protection means (4); A load that generates and outputs a reset signal every time an edge of the clock signal is received to toggle the signal at the end of a half cycle of the external clock signal by receiving the external clock signal and inverts the reset signal. Reset signal generating means 13 for outputting a (Load) signal; First up counting means (5) for receiving the load signal from the reset signal generating means (13) and receiving the output (A) of the counter protection means (3) to a clock terminal to perform an up count by the number of pulses. ; Second up counting means (6) for receiving the signal from the reset signal generating means (13) and receiving the output (B) of the counter protection means (4) to a clock terminal to perform an up count by the number of pulses. ; First distributing means (7) which receives the load signal from the reset signal generating means (13) and divides the output of the first up counting means (5) at a predetermined period; Second dividing means (8) which receives the load signal from the reset signal means (13) and divides the output of the second up counting means (6) at a predetermined period; A value for obtaining a trigger signal during a low / high half cycle by multiplexing the output signal of the first and second division means 7 and 8 as a selection signal by using the clock signal input from the outside as a selection signal. Multiplexing means (11) for continuously outputting alternately; First inverting means (9) for receiving the output of the second counter protection means (4) and inverting the output; First logical product calculating means (10) for receiving the output of the first counter protection means (3) and the output of the first inverting means (9) and performing a logical multiplication on the output; And receiving the load signal from the reset signal generating means 13 and receiving the thrust of the first logical product calculating means 10 as a clock and being input from the outside from the output of the multiplexing means 11. And a down counting means 12 which toggles the trigger signal at the end of the half cycle according to the reset signal of the reset signal generating means 13 and then outputs the trigger signal within one half cycle of the clock signal. And a digital clock doubling circuit having a stable reset signal generation circuit.
제1항에 잇어서, 상기 펄스 분리 수단(21)은, 상기 외부로 부터 입력받은 클럭 신호와 기준 클럭을 논리곱하여 출력하는 제2논리곱 연산 수단(1); 및 상기 외부로 부터 입력받은 클럭 신호와 기준 클럭을 논리합하여 출력하는 논리합 연산 수단(2)을 구비하는 것을 특징으로 하는 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.According to claim 1, wherein said pulse separation means (21) comprises: a second logical product calculation means (1) for outputting a logical product of the clock signal received from the outside and the reference clock; And a logical sum calculating means (2) for logically summing the clock signal received from the outside and the reference clock and outputting the logical clock doubling circuit.
제1항에 있어서, 상기 소정의 비교값은,16진수 “FF”인 것을 특징으로 하는 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.The digital clock doubling circuit according to claim 1, wherein the predetermined comparison value is a hexadecimal number "FF".
제1항에 있어서, 상기 리셋 신호 생성 수단(13)은, 상기 외부로 부터 입력되는 클럭 신호를 클럭으로 입력받고 자신의 반전 단자 출력을 입력받아 상기 클럭 신호의 라이징 에지에서 리셋 신호 만들기 위한 신호를 출력하는 제1플립플롭(14); 상기 외부로 부터 입력되는 클럭 신호를 클럭으로 입력받고 자신의 반전 단자 출력을 입력받아 상기 클럭 신호의 폴링 에지에서 신호를 만들기 위한 신호를 출력하는 제2플리플롭(15); 상기 제1플립플롭(14)의 정 출력과 반전 출력을 입력받아 배타적 논리합한 후에 반전시켜 출력하는 제1부정 배타적 논리합 연산 수단(16) ; 상기 제2플립플롭(15)의 정 츨력과 반전 출력을 입력받아 배타적 논리 합한 후에 반전 시켜 출력하는 제2부정 배타적 논리합 연산 수단(17); 상기 제1 및 제2부정 배타적 논리합 연산 수단(16, 17)의 출력을 입력받아 논리합하여 리셋 신호를 출력하는 논리합 연산 수단(18); 및 상기 논리합 연산 수단(18)의 출력을 반전시켜 상기 로드 신호를 출력하는 제2반전 수단(19)을 구비하는 것을 특징으로 하는 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.The method of claim 1, wherein the reset signal generating means (13) receives a clock signal input from the outside as a clock and receives its inverting terminal output to generate a signal for making a reset signal at the rising edge of the clock signal. A first flip-flop 14 for outputting; A second flip-flop (15) which receives a clock signal input from the outside as a clock and receives its inverting terminal output and outputs a signal for making a signal at a falling edge of the clock signal; First negative exclusive OR calculation means (16) for receiving the positive output and the inverted output of the first flip-flop (14) and inverting the result after the exclusive OR; Second negative exclusive OR calculation means (17) for receiving the positive output and the inverted output of the second flip-flop (15) and inverting the result after the exclusive logical sum; A logical sum calculating means (18) for receiving the outputs of the first and second negative exclusive OR calculation means (16, 17) and performing a logical OR to output a reset signal; And a second inverting means (19) for inverting the output of said OR operation means (18) and outputting said load signal.
제1항에 있어서, 상기 제1 및 제2분주 수단(7, 8)은, 1/2분주기인 것을 특징으로 하는 안전된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.2. Digital clock doubling circuit as claimed in claim 1, characterized in that the first and second divider means (7, 8) are 1/2 dividers.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.