SU585608A1

SU585608A1 - Frequency divider

Info

Publication number: SU585608A1
Application number: SU752168144A
Authority: SU
Inventors: Александр Николаевич Калашников; Николай Иванович Устинов; Виктор Серапионович Коротаев
Original assignee: Предприятие П/Я А-3791
Priority date: 1975-09-03
Filing date: 1975-09-03
Publication date: 1977-12-25

Description

154) ДЕЛИТЕЛЬ ЧАСТОТА154) FREQUENCY DIVER

1one

Изобретение относитс к импульсной технике и может найти широкое пpимeнe кие в различных радиоэлектронных устройствах .The invention relates to a pulse technique and can find a widespread use in various electronic devices.

Известен делитель частоты, содержащий двоичный счетчик, сдвиговый регистр, комбинационную схему fl3 Из-за сложности и недостаточной надежности его использование при фиксированном коэффициенте делени нецелесообразно .Known frequency divider containing a binary counter, a shift register, a fl3 combinator circuit. Due to its complexity and lack of reliability, using it with a fixed division factor is impractical.

Наиболее близким по технической сущности к изобретению вл етс устройство , содержащее дешифратор и. счетчик, входы которых подключены к входной шине, а выходы счетчика соединены с одним из входов дешифратора 2 .The closest in technical essence to the invention is a device containing a decoder and. counter, the inputs of which are connected to the input bus, and the outputs of the counter are connected to one of the inputs of the decoder 2.

Однако в этом делителе установка в ноль счетчика производитс выходным импульсами, что недостаточно надежно. при малой длительности импульсов и большом количестве разр дов счетчика, кроме того, имеетс .возможность прохождени N -го импульса при коэффициенте делени N на выходную шину делител при большой длительности входных импульсов, установка в ноль дополнительного трипвра производитс However, in this divider, setting the counter to zero is performed by output pulses, which is not reliable enough. with a small pulse duration and a large number of bits of the counter, in addition, there is the possibility of passing the N-th pulse with the division factor N into the output bus of the divider with a long duration of the input pulses, setting to zero additional tripra

задним фронтом входного импульса, что также снижает надежность работы.trailing edge of the input pulse, which also reduces the reliability of operation.

Целью изобретени вл етс повышение надежности работы устройства. Дл этого делитель частоты, содержащий дешифратор и счетчик, входы которых подключены к входной шине, а выходы счетчика соединены с одними из входов дешифратора, введен дополнительный счетчик, вход которого подключен к выходу дешифратора, а выходы - к другим входам дешифратора.The aim of the invention is to improve the reliability of the device. For this, a frequency divider containing a decoder and a counter, the inputs of which are connected to the input bus, and the counter outputs are connected to one of the decoder inputs, an additional counter is introduced, the input of which is connected to the decoder output, and the outputs to other decoder inputs.

На чертеже представлена структурна электрическа схема делител частоты .The drawing shows a structural electrical frequency divider circuit.

Делитель частоты содержит счетчики 1 и 2 и дешифратор 3. Выходы разр дов счетчиков 1 и 2 соединены с входами дешифратора 3, выход которогоThe frequency divider contains counters 1 and 2 and a decoder 3. The bits of the bits of counters 1 and 2 are connected to the inputs of the decoder 3, the output of which

соединен с шиной счета счетчика 2 и вл етс выходом делител . 1ина входа счетчика 1 соединена со стробирующим входом дешифратора 3 и вл етс входом делител .connected to the counting bus of counter 2 and is the output of the divider. The 1 input of counter 1 is connected to the gate input of the decoder 3 and is the input to the divider.

Работает делитель частоты следующим образом. На вход счетчика 1 и стробирующий вход дешифратора 3 поступает последовательность импульсов. До прихода N -го импульса, где NThe frequency divider works as follows. The input of the counter 1 and the gate input of the decoder 3 receives a sequence of pulses. Before the arrival of the Nth pulse, where N

Claims

the division factor is different from 2, and the integer on the output / d 1Shfrator 3 signal is missing. The H impulse passes through the expander 3 and is fed to the input of counter 2. After the end of the Vth pulse, the contents of counter 2 are incremented by one. When a 1/2 W input pulse arrives at the input, a pulse appears again at the output of the digitizer 3, the contents of counter 2 are again increased by one, and so on. After counter 2 is full, the divisor returns to its original state. The work cycle of the divider begins again. The described principle of operation of the divider allows to obtain any integer division factor of the input pulse sequence without forcing the counters 1 and 2 to the initial state. The Divider divider sets with the appropriate connection of the outputs of counters 1 and 2 to the inputs of the decoder 3, as well as the counters 1 and 2. Invention from the inputs of the decoder, characterized in that, in order to improve the reliability of the device, an additional counter is inserted in it, the input of which is connected to the output of the decoder, and the outputs to other inputs of the decoder. Sources of information taken into account in the examination 1. US patent 3,849,635, cl. 23592 SS, 1974.

2. USSR author's certificate 347927, cl. H 03 K 23/00, 1970