KR960029684A - 변형된 반올림장치 - Google Patents
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Abstract
본 발명은 변형된 반올림장치를 공개한다. 그 장치는 각각 M 비트로 구성된 두수 A와 B를 입력하여 가산하고, 2N으로 나눈 값을 반올림하는 변형된 반올림장치는, 각 A와 B의 최하위비트로부터 N번재 비트까지를 입력하여 제1 및 제2비트를 출력하는 캐리발생수단과, 제 1 및 제2비트와, 각 A와 B의 최하위비트로부터 N+1번째 비트들을 각각 입력하여 캐리비트, 제3 및 제4비트들을 발생하는 입력변환수단과, 입력변환수단의 출력들과, 각 A와 B의 최하위비트에서 N+2번째 비트로부터 최상위비트까지를 입력하여 변형된 반올림장치의 최종결과 값을 출력하는 출력수단을 구비하는 것을 특징으로 하고, 종래의 반올림기와 비슷한 결과를 발생하고, 입력변환기에서 사용된 회로가 반가산기를 사용하는 것 보다 면적이 작기 때문에 칩 크기르 줄일 수 있는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 변형된 반올림장치의 전체 블럭도이다, 제4도는 제3도에 도시된 입력변환부의 블럭도이다, 제9도는 본 발명에 의한 변형된 반올림장치가 010100과 011110을 더하고, 24으로 제산하여 트랜케이션하는 것을 설명하기 위한 일실시예를 설명하기 위한 회로도이다.
Claims (5)
- 각각 M 비트로 구성된 두수 A와 B를 입력하여 가산하고, 2N으로 나눈 값을 반올림하는 변형된 반올림장치는, 각 A와 B의 최하위비트로부터 N번재 비트까지를 입력하여 제1 및 제2비트를 출력하는 캐리발생수단; 상기 제 1 및 제2비트와, 상기 각 A와 B의 최하위비트로부터 N+1번째 비트들을 각각 입력하여 캐리비트, 제3 및 제4비트들을 발생하는 입력변환수단과; 상기 입력변환수단의 출력들과, 상기 각 A와 B의 최하위비트에서 N+2번째 비트로부터 최상위비트까지를 입력하여 상기 변형된 반올림장치의 최종결과 값을 출력하는 출력수단을 구비하는 것을 특징으로 하는 변형된 반올림장치.
- 제1항에 있어서, 상기 입력변환수단은 상기 제1 및 제2비트를 논리합하여 상기 캐리비트를 발생하는 제1OR게이트; 상기 제1 및 제1비트를 논리곱하는 제1AND게이트; 상기 B의 상기 N+1번째 비트와 상기 제 1AND게이트의 출력을 논리합하여 상기 제3비트를 출력하는 제2OR게이트; 상기 제2OR게이트의 입력들을 논리곱하는 제2AND게이트; 상기 A의 상기 N+1번째 비트와 상기 제2AND게이트의 출력을 논리합하여 상기 제4비트를 출력하는 제3OR게이트를 구비하는 것을 특징으로 하는 변형된 반올림장치.
- 제1항에 있어서, 상기 출력수단은 상기 제1OR게이트의 출력을 캐리입력으로 하고, 상기 제2OR게이트와 상기 제3OR게이트의 출력들을 입력후 가산하여 상기 최종결과값의 최하위비트를 출력하는 제1전가산기; 상기 제1전가산기의 캐리출력을 캐리입력으로하고, 상기 A와 B의 최하위비트로부터 N+1번째 비트를 각각 입력후 가산하여 상기 최종결과값의 최하위비트의 다음 비트를 발생하는 제2전가산기; 상기 제1및 제2전가산기들과 같은 방식으로 상기 최종결과값의 다음 비트들을 출력하는 제3,4--및 제(M-N-1)전가산기들; 상기 제(M-N-1)전가산기의 캐리출력을 캐리입력으로하고, 상기 두수의 최상위비트를 각각 입력후 가산하여 상기 최종 결과값의 최상위비트로부터 첫번째 비트를 출력하는 제(M-N)전가산기; 상기 제(M-N)전가산기의 캐리출력을 캐리입력으로 하고, 상기 A와 B의 최상위비트를 각각 입력후 가산하여 상기 최종결과값의 최상위비트를 출력하는 제(M-N+1)전가산기를 구비하는 것을 특징으로 하는 변형된 반올림장치.
- 제1항 또는 제2항에 있어서, 상기 캐리발생수단은 N이 1인경우, 상기 A와 B의 최하위비트들을 각각 입력후 논리곱하여 상기 제1OR게이트의 입력인 상기 제1비트를 발생하는 제3AND게이트; 상기 제3AND게이트의 입력을 배타적 논리합하여 상기 제1OR게이트의 입력인 상기 제2비트를 발생하는 제1배타적 OR게이트를 구비하는 것을 특징으로 하는 변형된 반올림장치.
- 제1항에 있어서, 상기 캐리발생수단은 N이 2인경우, 상기 A와 B의 최하위비트들을 각각 입력하여 논리곱하는 제4논리곱; 상기 A와 B의 최하위비트로부터 첫번째 비트들을 각각 입력하여 논리합하는 제4논리합; 상기 제4논리곱 및 논리합을 입력하여 논리곱하는 제5논리곱; 상기 제5논리곱의 입력을 논리곱하는 제6논리곱; 상기 제6논리곱의 입력을 배타적 논리합하는 제2배타적논리합; 상기 제5논리곱의 출력과, 상기 제6논리곱의 출력을 논리합하여 상기 제1비트를 출력하는 제5논리합; 상기 제2배타적논리합의 출력과, 상기 제5논리곱의 출력을 배타적논리합하여 상기 제2비트를 출력하는 제3배타적논리합을 구비하는 것을 특징으로 하는 변형된 반올림장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950000949A KR960029684A (ko) | 1995-01-20 | 1995-01-20 | 변형된 반올림장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950000949A KR960029684A (ko) | 1995-01-20 | 1995-01-20 | 변형된 반올림장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960029684A true KR960029684A (ko) | 1996-08-17 |
Family
ID=66531529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950000949A KR960029684A (ko) | 1995-01-20 | 1995-01-20 | 변형된 반올림장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960029684A (ko) |
-
1995
- 1995-01-20 KR KR1019950000949A patent/KR960029684A/ko not_active Application Discontinuation
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