KR960027920A - 종합 정보 통신망 단말기용 채널간 지연 보상 회로 - Google Patents

종합 정보 통신망 단말기용 채널간 지연 보상 회로 Download PDF

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KR960027920A
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Abstract

본 발명은 제1 및 제2B 채널을 통하여 프레임 단위로 입력되는 정보를 역 다중화하여 입력된 프레임 단위를 계수하여출력하는 다중/역 다중화기와 역 다중화된 정보를 복호하여 출력하는 제1 및 제2복호기를 구비하는 소형 단말기에서 B채널간의 정보들 사이에 발생하는 지연 시간을 보상하기 위한 회로로서, 상기 제1다중/역 다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어되는 다수개의 제1시프트 레지스터들과 ; 상기 제2다중/역 다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어되는 다수개의 제2시프트 레지스터들과 ; 상기 제1및 제2다중/역 다중화기의 계수값을 입력하여 클리어신호, 칩 선택 신호 및 어드레스 신호를 선택적으로 출력하는 제어 회로와 ; 상기 칩 선택 신호에 따라 구동하며 상기 어드레스 신호에 대응하는 상기 제1시프트 레지스터에 저장된 정보를 상기 제1디코더에 인가하는 제1다중화기와 ; 상기 칩 선택 신호에 따라 구동하며 상기 어드레스 신호에 대응하는 상기 제2시프트 레지스터에 저장된 정보를 상기 제2디코더에 인가하는 제2다중화기를 구비한다.
즉, 본 발명은 다수개의 시프트 레지스터들을 이용하여 채널간에 발생하는 지연 시간을 보상하여 줌으로써 별도의 어드레스 발생 수단등이 필요없어 제작 경비가 절약되면, 특히 이들 시프트 레지스터들과 제어 회로는 단일 칩화가 가능하므로 채널간의 지연 보상회로를 소형, 경량화 할 수 있다는 효과가 있다.

Description

종합 정보 통신망 단말기용 채널간 지연 보상 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 종합 정보 통신망 단말기용 채널간 지연 보상 회로의 내부 블록도, 제2도는 본 발명에 따른 종합 정보 통신망 단말기용 채널간 지연 보상 회로의 동작 상태를 도시한 흐름도.

Claims (1)

  1. 제1 및 제2B채널을 통하여 프레임 단위로 입력되는 정보를 역다중화하며 입력된 프레임 단위를 계수하여 출력하는 다중/역 다중화기와 ; 역 다중화된 정보를 복호하여 출력하는 제1 및 제2복호기와 ; 상기 제1다중/역다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어되는 다수개의 제1시프트 레지스터들과; 상기 제2다중/역 다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어 되는 다수개의 제 2시프트 레지스터들과 ; 상기 제1 및 제2다중/역 다중화기의 계수값을 입력하여 클리어신호, 칩 선택 신호 및 어드레스신호를 선택적으로 출력하는 제어 회로와 ; 상기 칩 선택 신호에 따라 구동하며 상기 어드레스 신호에 따라 상기 제1다중/역 다중화기의 정보 또는 상기 제1시프트 레지스터들 중 하나에 저장된 정보를 상기 제1디코더에 인가하는 제1다중화기와 ; 상기 칩 선택신호에 따라 구동하며 상기 어드레스 신호에 대응하는 상기 제2다중/역다중화기의 정보 또는 상기 제2시프트 레지스터들 중 하나에 저장된 정보를 상기 제2디코더에 인가하는 제2다중화기를 구비하는 종합 정보통신망 단말기용 채널간 지연 보상 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940037724A 1994-12-28 1994-12-28 종합 정보 통신망 단말기용 채널간 지연 보상 회로 KR0135340B1 (ko)

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