KR0135340B1 - 종합 정보 통신망 단말기용 채널간 지연 보상 회로 - Google Patents

종합 정보 통신망 단말기용 채널간 지연 보상 회로

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KR0135340B1
KR0135340B1 KR1019940037724A KR19940037724A KR0135340B1 KR 0135340 B1 KR0135340 B1 KR 0135340B1 KR 1019940037724 A KR1019940037724 A KR 1019940037724A KR 19940037724 A KR19940037724 A KR 19940037724A KR 0135340 B1 KR0135340 B1 KR 0135340B1
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Abstract

본 발명은 제 1 및 제 2 B 채널을 통하여 프레임 단위로 입력되는 정보를 역 다중화하여 입력된 프레임 단위를 계수하여 출력하는 다중/역 다중화기와 역 다중화된 정보를 복호하여 출력하는 제 1 및 제 2 복호기를 구비하는 소형 단말기에서 B 채널간의 정보들 사이에 발생하는 지연 시간을 보상하기 위한 회로로서, 상기 제 1 다중/역 다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어되는 다수개의 제 1 시프트 레지스터들과 ; 상기 제 2 다중/역 다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어되는 다수개의 제 2 시프트 레지스터들과 ; 상기 제 1 및 제 2 다중/역 다중화기의 계수값을 입력하여 클리어신호, 칩 선택 신호 및 어드레스 신호를 선택적으로 출력하는 제어 회로와 ; 상기 칩 선택 신호에 따라 구동하며 상기 어드레스 신호에 대응하는 상기 제 1 시프트 레지스터에 저장된 정보를 상기 제 1 디코더에 인가하는 제 1 다중화기와 ; 상기 칩 선택 신호에 따라 구동하며 상기 어드레스 신호에 대응하는 상기 제 2 시프트 레지스터에 저장된 정보를 상기 제 2 디코더에 인가하는 제 2 다중화기를 구비한다.
즉, 본 발명은 다수개의 시프트 레지스터들을 이용하여 채널간에 발생하는 지연 시간을 보상하여 줌으로써 별도의 어드레스 발생 수단등이 필요없어 제작 경비가 절약되면, 특히 이들 시프트 레지스터들과 제어 회로는 단일 칩화가 가능하므로 채널간의 지연 보상회로를 소형, 경량화 할 수 있다는 효과가 있다.

Description

종합 정보 통신망 단말기용 채널간 지연 보상 회로
제 1 도는 본 발명에 따른 종합 정보 통신망 단말기용 채널간 지연 보상 회로의 내부 블록도.
제 2 도는 본 발명에 따른 종합 정보 통신망 단말기용 채널간 지연 보상 회로의 동작 상태를 도시한 흐름도.
＊도면의 주요부분에 대한 부호의 설명
1,2 : 다중/역 다중화기3 : 제어 회로
4,7 : 다중화기5 : 음성 복호기
6 : 영상 복호기
본 발명은 종합 정보 통신망(Intergrated Services Digital Network : 이하, ISDN 이라함)에 관한 것으로서, 더욱 상세하게는 채널간 지연 시간을 보상해주는 종합 정보 통신망 단말기용 채널간 지연 보상 회로에 관한 것이다.
일반적으로 협대역 ISDN은 음성이나 정보가 실리는 다수개의 B 채널과 호의 6 접속을 위한 시그날링의 D채널로 구성된다. 여기서 B 채널은 64Kbps, D 채널은 16Kbps의 속도를 가지며 ISDN 동영상 단말기의 경우에는 2개의 B 채널과 1개의 D 채널로 구성되어 있어 전체 채널은 144Kbps의 용량을 갖고 있다.
이때, 이러한 다중 채널에서 채널 각각은 서로 상이한 채널 경로를 가질 수 있어 채널에 따라 소정의 정보 전송 시간차가 발생할 수 있다. 예컨대 하나의 B 채널은 위성을 통하고, 다른 하나의 B 채널은 지상의 유선을 통하여 정보를 전송하는 경우에 이들 채널간에는 약 2초간의 정보의 전송 시간차가 발생할 수 있다.
이러한 채널간 정보 시간차는 B 채널들에 각각 독립적인 즉, 서로 상관없는 정보를 전송하는 경우에는 큰 문제가 발생하지 않으나, 서로가 연관된 정보를 전송하는 경우에는 정보를 정확히 파악할 수 없게되는 경우가 있다는 문제가 있었다.
예컨대, ISDN 동영상 단말기의 경우에는 두 개의 B 채널에 음성, 영상 및 별도의 데이터등이 일정 비율로 배분되어 전송되므로 채널간의 정보 전송의 지연은 연속적인 서비스를 보장할 수 없게 된다.
이러한 지연을 보상하여 정보의 올바른 순차를 지켜주는 것이 채널간의 지연 보상 회로이며, 종래에는 이러한 채널간의 지연 보상 회로를 램을 이용하여 구성하여 왔다.
즉, 종래에는 B 채널의 수만큼의 램(또는 선입 선출(First-In First-Out) 버퍼)을 구성하여 B 채널을 통하여 수신된 정보들을 램에 저장하여 둔후에, 램에 저장된 정보들을 채널간의 지연 시간을 보상하여 출력하게 하므로써 B 채널간의 지연 시간을 보상하는 것이었다.
그러나, 이와 같이 램 또는 선입 선출 버퍼를 이용하는 종래의 채널간 지연 보상 회로는 이들 램 또는 선입선출 버퍼에 저장된 정보들을 동기에 맞추어 시간 보상된 상태로 출력되게 하기 위한 별도의 프로세서 및 읽기어드레스 지정 수단, 쓰기 어드레스 지정 수단등의 장치들이 필요하게 되어 생산 가격과 부피가 커져 소형 단말기에는 적용하기가 힘들다는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 시간 지연 보상 회로를 단일 집적 회로화 하므로써 생산 경비를 절약하며, 소형 경량화 할 수 있는 종합 정보 통신망 단말기용 채널간 지연 보상 회로를 제공하는데 있다.
이러한 문제를 해결하기 위한 본 발명의 특징은, 제 1 및 제 2 B 채널을 통하여 프레임 단위로 입력되는 정보를 역 다중화하며 입력된 프레임 단위를 계수하여 출력하는 다중/역 다중화기와 ; 역 다중화된 정보를 복호하여 출력하는 제 1 및 제 2 복호기와 ; 제 1 다중/역 다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어되는 다수개의 제 1 시프트 레지스터들과 ; 제 2 다중/역 다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어되는 다수개의 제 2 시프트 레지스터들과 ; 제 1 및 제 2 다중/역 다중화기의 계수값을 입력하여 클리어신호, 칩 선택 신호 및 어드레스 신호를 선택적으로 출력하는 제어 회로와 ; 칩 선택 신호에 따라 구동하며 어드레스 신호에 대응하는 제 1 시프트 레지스터에 저장된 정보를 상기 제 1 디코더에 인가하는 제 1 다중화기와 ; 칩 선택 신호에 따라 구동하며 어드레스 신호에 대응하는 제 2 시프트 레지스터에 저장된 정보를 제 2 디코더에 인가하는 제 2 다중화기를 구비하는 종합 정보 통신망 단말기용 채널간 지연 보상 회로에 있다.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제 1 도는 본 발명에 따른 종합 정보 통신망 단말기용 채널간 지연 보상 회로의 블록도로서, 본 실시예에서는 화상 전화를 위한 단말기의 경우를 예로 하였다. 즉, B 채널(B1)에는 음성 및 화상 정보가 송수신되며 B 채널(B2)을 통하여는 화상 정보만이 송수신된다.
이때, B 채널 각각에는 B 채널에 정보를 다중화하여 전송하거나, 다중화된 상태로 수신된 전송된 정보를 역 다중화하는 다중/역 다중화기(1,2)가 각각 연결된다. 이러한 다중/역 다중화기(1,2)는 제어회로(3)의 칩 선택 신호(CS)에 따라 B 채널의 정보를 다중 또는 역 다중화하여 출력한다. 이때, 본 명세서에서는 B 채널(B1, B2)을 통하여 전송되는 정보는 옥텟 단위의 프레임 포맷을 가지며 다중/역 다중화기(1, 2)는 B 채널(B1, B2)로부터 전송된 옥텟 단위 즉, 프레임 수를 순차적으로 계수하여 제어 회로(3)에 인가한다.
제어 회로(3)는 도시하지 않은 프로세서, 어드레스 디코더 및 롬, 램등으로 이루어지며, 후술하는 설명으로부터 알 수 있는 바와 같이 다중/역 다중화기(1, 2)로부터 인가되는 계수 값에 따라 칩 선택 신호(CS), 클리어 신호(CLR) 및 어드레스 신호를 선택적으로 출력하도록 구성되어 있다.
다중/역 다중화기(1) 및 제어 회로(3)에는 다수개의 시프트 레지스터(SR11-SR1n)들이 연결되어 있으며, 이 시프트 레지스터(SR11-SR1n)들은 상술한 제어 회로(3)의 클리어 신호(CLR)가 인가될 때에 클리어되며, 다중/역 다중화기(1)로부터 인가되는 프레임 단위의 정보들을 순차적으로 시프트시키며 저장한다.
또한, 시프트 레지스터(SR11-SR1n), 다중/역 다중화기(1) 및 제어 회로(3)사이에는 다중화기(4)가 연결되어 있으며, 다중화기(4)는 제어 회로(3)로부터 칩 선택 신호(CS)가 인가될 때에 구동하도록 구성되어 있다. 또한 다중화기(4)는 제어 회로(3)로부터 어드레스 신호를 인가받으며, 어드레스 신호에 해당하는 단자(P0-Pn)에 연결된 다중/역 다중화기(1) 또는 시프트 레지스터(SR11-SR1n)의 출력 정보를 음성 복호기(5) 및 영상 복호기(6)에 순차적으로 인가한다.
또한, 시프트 레지스터(SR11-SR1n), 다중/역 다중화기(2) 및 제어 회로(3) 사이에는 다중화기(7)가 연결되어 있으며, 다중화기(7)는 제어 회로(3)로부터 칩 선택 신호가 인가될 때에 구동하도록 구성되어 있다. 또한 다중화기(7)는 제어 회로(3)로부터 어드레스 신호를 인가받으며, 어드레스 신호에 해당하는 단자(P0-Pn)에 연결된 다중/역 다중화기(2) 또는 시프트 레지스터(SR21-SR2n)의 출력 정보를 영상 복호기(6)에 순차적으로 인가한다.
음성 복호기(5)는 다중화기(4)의 출력 정보를 복호하여 출력하며, 영상 복호기(6)는 다중화기(4,7)의 출력 정보를 복호하여 출력한다.
제 2 도에 상술한 제어 회로(3)가 행하는 프로그램의 흐름도가 도시되어 있다.
도시된 바와 같이 제어 회로(3)는 단계(101)에서 다중/역 다중화기(1)에 칩 선택 신호(CS)를 인가하여 다중/역 다중화기(1)를 구동시키는 한편 다중/역 다중화기(1)로부터 계수값을 인가받는다. 즉, 다중/역 다중화기(1)는 B 채널(B1)로부터 인가되는 정보를 역 다중화하는 한편 정보의 프레임을 계수하여 제어 회로(3)에 인가하는 것이다. 이때, 다중/역 다중화기(1)에 의하여 역 다중화된 정보들은 프레임 단위로 상기 시프트 레지스터(SR11-SR1n)에 순차적으로 시프트되면서 저장된다.
단계(101)에서 B 채널(B1)로부터 송신된 정보의 프레임 계수값을 인가받은 제어 회로(3)는 단계(102)에서 상기 시프트 레지스터(SR11-SR1n)에 B 채널(B1)의 정보가 저장되어 있는지 즉, 다중/역 다중화기(1)로부터 인가된 계수값을 판단하여 0가 아닌 소정 값이 인가되는가를 판단한다.
단계(102)의 판단 결과 상기 시프트 레지스터(SR11-SR1n)에 B 채널(B1)의 정보가 저장되어 있는 상태라면 제어 회로(3)는 단계(103)로 진행하여 다중/역 다중화기(2)에 칩 선택 신호(CS)를 인가하여 다중/역 다중화기(2)를 구동시키는 한편 다중/역 다중화기(2)로부터 계수값을 인가받는다.
다중/역 다중화기(2)로부터 계수값을 입력한 제어 회로(3)는 단계(104)로 진행하여 다중/역 다중화기(2)의 계수값이 0이 아닌 소정값 즉, 시프트 레지스터(SR2-SR2n)에 B 채널(B2)의 정보가 저장되어 있는 상태인가를 판단하는 것이다. 이때, 제어 회로(3)는 다중/역 다중화기(2)의 계수값이 0이 아닌 상태가 될 때까지 단계(101-104)를 수행하므로 다중/역 다중화기(2)의 계수값이 1이 될 때까지 즉, 시프트 레지스터(SR21)에 B 채널(B2)의 정보가 저장될 때까지 단계(104)를 수행하는 것이다.
단계(104)의 수행 결과, 다중/역 다중화기(2)의 계수값이 1이 되면 제어 회로(3)는 단계(105)로 진행하여 현재 다중/역 다중화기(1)로부터 인가된 계수값에 대응하는 시프트 레지스터(SR1n)를 지정하는 어드레스 신호와 다중/역 다중화기(2)에 연결된 다중화기(7)의 단자(P0)를 지정하는 어드레스 신호를 각각 다중화기(4),(7)에 인가하여 다중화기(4),(7)로 하여금 어드레스 신호에 해당하는 시프트 레지스터(SR1n)의 정보 및 다중/역 다중화기(2)의 정보를 출력하게 하는 것이다. 즉, 단계(104-105)의 수행 결과, 시프트 레지스터(SR11)에 B 채널(B1)의 정보가 저장되고 소정의 지연 시간이 경과되어야 시프트 레지스터(SR21)에 B 채널(B2)의 정보가 저장되므로 시프트 레지스터(SR21)에 B 채널(B2)의 정보가 저장될 때 최초의 B 채널(B1) 정보를 저장하고 있는 시프트 레지스터(SR1n)를 지정하여 다중화기(4),(7)로 하여금 이들 정보를 음성 복호기(5) 및 영상 복호기(6)에 출력하게 하는 것이다.
따라서, B 채널(B1), (B2)간에 정보 전송 지연 시간이 발생하는 경우에도 음성 복호기(5) 및 영상 복호기(6)에 정보가 인가되는 시점은 동일하게 되는 것이다.
상술한 단계(101-104)는 B 채널(B1)의 정보가 B 채널(B2)의 정보보다 먼저 전송되는 경우이며 단계(106-109)은 B 채널(B2)의 정보가 B 채널(B1)의 정보보다 먼저 전송되는 경우에 이들 정보들을 동시에 음성 복호기(5) 및 영상 복호기(6)에 인가하는 과정으로서 단계(101-104)와 동일한 과정임을 본 발명의 기술 분야에서 통상의 지식을 가진자는 용이하게 알 수 있을 것이다.
상술한 설명으로부터 용이하게 알 수 있는 바와 같이 본 발명은 다수개의 시프트 레지스터들을 이용하여 채널간에 발생하는 지연 시간을 보상하여 줌으로써 별도의 어드레스 발생 수단등이 필요없어 제작경비가 절약되면, 특히 이들 시프트 레지스터들과 제어 회로는 단일 칩화가 가능하므로 채널간의 지연 보상회로를 소형, 경량화 할 수 있다는 효과가 있다.

Claims (1)

  1. 제 1 및 제 2B 채널을 통하여 프레임 단위로 입력되는 정보를 역다중화하며 입력된 프레임 단위를 계수하여 출력하는 다중/역 다중화기와 ; 역 다중화된 정보를 복호하여 출력하는 제 1 및 제 2 복호기와 ; 상기 제 1 다중/역 다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어되는 다수개의 제 1 시프트 레지스터들과 ; 상기 제 2 다중/역 다중화기의 정보를 순차적으로 저장하며 클리어 신호에 따라 선택적으로 클리어 되는 다수개의 제 2 시프트 레지스터들과 ; 상기 제 1 및 제 2 다중/역 다중화기의 계수값을 입력하여 클리어신호, 칩 선택 신호 및 어드레스 신호를 선택적으로 출력하는 제어 회로와 ; 상기 칩 선택 신호에 따라 구동하며 상기 어드레스 신호에 따라 상기 제 1 다중/역 다중화기의 정보 또는 상기 제 1 시프트 레지스터들 중 하나에 저장된 정보를 상기 제 1 디코더에 인가하는 제 1 다중화기와 ; 상기 칩 선택신호에 따라 구동하며 상기 어드레스 신호에 따라 상기 제 2 다중/역다중화기의 정보 또는 상기 제 2 시프트 레지스터들 중 하나에 저장된 정보를 상기 제 2 디코더에 인가하는 제 2 다중화기를 구비하는 종합 정보 통신망 단말기용 채널간 지연 보상 회로.
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