KR960027734A - 복수의 고속 데이타 송수신 회로 - Google Patents
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Abstract
본 발명은 복수의 고속 데이타 송수신 회로 및 방법에 관한 것으로, 비동기 전달모드(ATM : Asynchronous Transfer Mode)를 사용하는 광대역 ISDN 또는 사설통신망에 복수개의 사용자 정보를 시스템버스와 분리된 고속 데이타 버스부에 병렬로 연결하여 단일한 데이타 전송부와 정합하여 통신하고자 하는 시스템에 있어서, 복수의 고속 데이타를 송신하는 복수의 고속 데이타 송신회로부(3)를 내장하는 목적 회로팩(1); 상기 복수의 고속 데이타 송신회로부(3)로부터의 복수의 고속 데이타를 수신하는 복수의 고속 데이타 수신 회로부(7) 및 다중화된 ATM 셀 수신부(9)를 내장하는 ATM 망 정합 회로팩(2)을 구비하는 것을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 ATM 망 정합장치의 구성 예시도, 제2도는 본 발명이 적용된 송수신 회로 전체 구성도.
Claims (3)
- 비동기 전달모드(ATM : Asynchronous Transfer Mode)를 사용하는 광대역 ISDN 또는 사설통신망에 복수개의 사용자 정보를 시스템버스와 분리된 고속 데이타 버스부에 병렬로 연결하여 단일한 데이타 전송부와 정합하여 통신하고자 하는 시스템에 있어서, 복수의 고속 데이타를 송신하는 복수의 고속 데이타 송신회로로부(3)를 내장하는 목적 회로팩(1); 및 상기 복수의 고속 데이타 송신회로부(3)로부터의 복수의 고속 데이타를 수신하는 복수의 고속 데이타 수신 회로부(7) 및 다중화된 ATM 셀 수신부(9)를 내장하는 ATM 망 정합 회로팩(2)을 구비하는 것을 특징으로 하는 복수의 고속 데이타 송수신 회로.
- 제1항에 있어서, 상기 복수의 고속 데이타 송신회로부(3)는, 고속 데이타 버스에 연결되어 A가 항상 사용가능하게 하며, B가 사용중이 아니면 항상 사용 가능상태를 표시하는 제1D플립플롭(11); 시험클럭을 입력받아 수동적인 점퍼, 소프트웨어적인 제어로 선택가능하도록 한 클럭 구분부(12); 송신 셀 준비 완료 신호를 입력받고 클럭을 입력받는 제2D플립플롭(13); 상기 클럭을 입력받고 송신 FIFO 메모리 제어 신호 및 송신 유효 기간 및 송신 셀 시작 신호를 제1 및 제2소자(20,21)를 통해 출력하도록 하는 송신 제어 신호 발생 프로그램 소자부(14); 송신 FIFO 메모리 데이타를 입력받아 버퍼링하여 고속 데이타 버스에 송신 데이타를 출력하는 제1버퍼부(15); 상기 송신 제어 신호 발생 프로그램 소자부(14)에 연결되어 상기 제1버퍼부(15)로부터의 송신 데이타를 버퍼링하여 수신 FIFO 메모리 데이타를 출력하는 제2버퍼부(16); 상기 제1D플립플롭(11)의 출력단과 상기 제2D플립플롭(13)의 출력단에 연결되어 부정 논리곱 연산하여 A 사용중 신호를 출력하는 낸드 게이트(17); 및 상기 고속 데이타 버스에 연결되어 송신 데이타 유효 클럭을 발생하여 상기 클럭 구분부(12)로 제공하되, 정상적인 송신 데이타 유효 클럭과, 인버터(18)를 통한 클럭신호를 제공하여 상기 클럭 부분부(12)에서 선택가능하도록 제공하는 클럭 버퍼(19)를 구비하는 것을 특징으로 하는 복수의 고속 데이타 송수신 회로.
- 제1항에 있어서, 상기 복수의 고속 데이타 수신 회로부(7)는, 고속 데이타 버스로부터 송신 데이타를 입력받아 래치하는 제1 및 제2래치부(28,29); 상기 고속 데이타 버스로부터의 송신 유효 구간 신호 및 송신 셀 시작신호를 입력받고 송신 데이타 유효 클럭을 전송하는 고정 비트율 정보 송신 제어 프로그램 소자부(27); 상기 고정 비트율 정보 송신 제어 프로그램 소자(27)에 연결되고 상기 제1래치( 28)에 연결되는 제1 및 제2송신 FIFO부(25,26); 상기 고정 비트율 정보 송신 제어 프로그램 소자부(27)에 연결되고 상기 각각의 제1 및 제2송신 FIFO부(25,26)에 연결되어 송신 저장 메모리 데이타를 출력하는 제1 및 제2데이타 버퍼부(23,24); 및 상기 제1 및 제2데이타 버퍼부(23,24)에 연결되어 상기 고정 비트율 정보 송신 제어 프로그램 소자부(27)로 송신 저장 메모리 어드레스 및 메모리 억세스 정보를 제공하고 고정 비트율 정보 송신 신호를 받아 완료 신호를 제공하는 AAL 및 ATM 계층 송신부(22)를 구비하는 것을 특징으로 하는 복수의 고속 데이타 송수신 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940036138A KR100211065B1 (ko) | 1994-12-23 | 1994-12-23 | 복수의 고정비트율 데이터 송수신이 가능한 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019940036138A KR100211065B1 (ko) | 1994-12-23 | 1994-12-23 | 복수의 고정비트율 데이터 송수신이 가능한 회로 |
Publications (2)
Publication Number | Publication Date |
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KR960027734A true KR960027734A (ko) | 1996-07-22 |
KR100211065B1 KR100211065B1 (ko) | 1999-07-15 |
Family
ID=19403028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019940036138A KR100211065B1 (ko) | 1994-12-23 | 1994-12-23 | 복수의 고정비트율 데이터 송수신이 가능한 회로 |
Country Status (1)
Country | Link |
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KR (1) | KR100211065B1 (ko) |
-
1994
- 1994-12-23 KR KR1019940036138A patent/KR100211065B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100211065B1 (ko) | 1999-07-15 |
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