Claims (4)
수신신호의 입력상태를 나타내는 수신시스템으로 부터의 입력상태 신호와, 상기 입력상태신호를 주기적으로 검색하도록 하는 송신시스템으로 부터의 제1 및 제2제어신호들(CS1,CS2)의 입력에 응답하여, 계수기초기화신호 및 계수기동작신호를 출력하는 입력상태 검출수단과; 상기 입력상태검출수단으로 부터의 상기 계수기초기화신호에 의해 초기화되고 상기 계수기동작신호의 입력에 응답하여 계수를 수행하되 소정의 계수값에 이르면 계수완료신호를 출력하는 계수기 수단과; 상기 계수기수단으로 부터의 상기 계수기완료신호 및 상기 입력 상태신호의 입력에 응답하여 경보신호를 발생하는 경보발생수단을 포함하고; 상기 입력상태검출수단과 상기 계수기수단 및 상기 경보발생수단으로는 소정의 외부클럭이 인가되고, 상기 제1 및 제2제어신호들(CS1,CS2)의 주기는 적어도 상기 외부클럭의 주기의 두배 이상이며, 상기 제1제어신호(CS1)는 상기 제2제어신호(CS2)보다 소정 갯수의 상기 외부클럭만큼 앞서는 고속전송시스템의 경보발생장치.In response to an input state signal from a receiving system indicating an input state of a received signal and input of first and second control signals CS1 and CS2 from a transmitting system to periodically retrieve the input state signal. Input state detection means for outputting a counter initialization signal and a counter operation signal; Counter means for initializing by the counter initialization signal from the input state detecting means and performing a counter in response to the input of the counter operation signal, and outputting a counter completion signal when a predetermined counter value is reached; Alarm generating means for generating an alarm signal in response to the input of said counter completion signal and said input status signal from said counter means; A predetermined external clock is applied to the input state detecting means, the counter means, and the alarm generating means, and the period of the first and second control signals CS1 and CS2 is at least twice the period of the external clock. And the first control signal (CS1) is ahead of the second control signal (CS2) by a predetermined number of external clocks.
제1항에 있어서, 상기 입력상태검출수단은, 상기 입력상태신호와 상기 제1제어신호(CS1)를 받아들여 상기 계수기초기화신호를 출력하는 엣지검출기(21)와, 상기 입력상태신호와 상기 출력경보신호를 받아들이는 익스클루시브 노어게이트(22)와, 상기 익스클루시브 노어 게이트(22)의 출력과 상기 계수완료신호를 받아들이는 노어 게이트(23)와, 상기 제1제어신호에 의해 인에이블되어 상기 노어 게이트(23)의 출력을 받아들여서 그대로 출력하는 제1플릅플롭(24)과, 상기 제1플릅플롭(24)의 출력과 상기 제2제어신호를 받아들여서 상기 계수기동작신호를 출력하는 제1앤드 게이트(25)를 포함하는 고속전송시스템의 경보발생장치.The input state detection means according to claim 1, wherein the input state detection means includes: an edge detector 21 for receiving the input state signal and the first control signal CS1 and outputting the counter initialization signal; Enabled by an exclusive NOR gate 22 that receives an alarm signal, a NOR gate 23 that receives the output of the Xclusive NOR gate 22 and the count completion signal, and the first control signal. Receiving the output of the NOR gate 23 and outputting it as it is, and receiving the output of the first flop 24 and the second control signal to output the counter operation signal. An alarm generating device of a high speed transmission system comprising a first end gate (25).
제1항에 있어서, 상기 경보발생수단은, 상기 입력상태신호와 상기 계수완료신호를 받아들이는 제2앤드게이트(26)와, 상기 제2제어신호에 의해 인에이블되어 상기 제2앤드 게이트(26)의 출력을 받아들여서 그대로 상기 경보신호로서 출력하는 제2플립플롭(27)을 포함하는 고속전송시스템의 경보발생장치.2. The alarm generating means according to claim 1, wherein said alarm generating means comprises: a second end gate (26) for receiving said input state signal and said count completion signal; and said second end gate (26) enabled by said second control signal. And a second flip-flop (27) for receiving the output of the < RTI ID = 0.0 >
제1항에 있어서, 상기 계수기수단은, m(여기서, m=i+j+k, i,j,k,m은 양의 정수)비트의 계수값 중 하위 i비트를 계수하기 위한 i+1 비트의 제1계수기(31)와, 상기 m비트의 계수값 중의 j비트를 계수하기 위한 j비트의 제2계수기(32)와, 상기 m비트의 계수값 중 상위 k비트를 계수하고 그리고 최상위 비트신호를 상기 계수완료신호로서 출력하는 k비트의 제3계수기(33)와, 상기 제1계수기(31)의 i+1 비트 출력 신호들 중 최하위 비트 신호를 반전시키는 제1인버터(34)와, 상기 제1인버터(34)의 출력과 상기 제1계수기(31)의 나머지 i비트출력 신호들을 받아들이는 제3앤드 게이트(35)와, 상기 제3앤드 게이트의 출력을 받아들여 그대로 출력하는 제3플립플롭(36)과, 상기 제3플립플롭(36)의 출력과 상기 제2계수기의 출력을 받아들이는 제4앤드게이트(37)와, 상기 제3계수기(33)로 부터의 상기 계수완료신호를 반전시키는 제2인버트(38)와, 상기 제2인버터의 출력과 상기 계수기동작신호를 받아들이고 자신의 출력을 상기 제1계수기(31)의 인에이블단자로 제공하는 제5앤드게이트(39)와, 상기 제5앤드 게이트(39)의 상기 출력과 상기 제3플립플롭(36)의 상기 출력을 받아들이고 자신의 출력을 상기 제2계수기 (32)의 인에이블단자로 제공하는 제6앤드 게이트(40)와, 상기 제4앤드 게이트(37)의 출력과 상기 제5앤드 게이트(39)의 상기 출력을 받아들이고 자신의 출력을 상기 제3계수기(33)의 인에이블 단자로 제공하는 제7앤드 게이트(41)를 포함하는 고속전송시스템의 경보발생장치.The method of claim 1, wherein the counter means comprises: i + 1 for counting the lower i bits of a count value of m (where m = i + j + k, i, j, k, m are positive integers) bits A first counter 31 of bits, a second counter 32 of j bits for counting j bits in the coefficient value of the m bits, and an upper k bit of the coefficient values of the m bits; A k-bit third counter 33 for outputting a signal as the count completion signal, a first inverter 34 for inverting the least significant bit signal among the i + 1 bit output signals of the first counter 31, A third end gate 35 receiving the output of the first inverter 34 and the remaining i-bit output signals of the first counter 31, and a third receiving the output of the third end gate and outputting the same as it is. From the flip-flop 36, the fourth and gate 37 for receiving the output of the third flip-flop 36 and the output of the second counter and the third counter 33 A second invert 38 for inverting the count completion signal, a fifth ingate which receives the output of the second inverter and the counter operation signal and provides its output as an enable terminal of the first counter 31; (39) and a sixth receiving said output of said fifth end gate (39) and said output of said third flip-flop (36) and providing its output as an enable terminal of said second counter (32). A gate which accepts the AND gate 40, the output of the fourth end gate 37 and the output of the fifth end gate 39, and provides its output to the enable terminal of the third counter 33; Alarm generation device of a high-speed transmission system comprising a seven-end gate (41).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.