KR960013778B1 - Semiconductor memory device - Google Patents
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Abstract
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Description
제1도는 본 발명의 1실시예의 의한 수지봉지 DIP패키지의 전체 구성을 도시한 사시도.1 is a perspective view showing the overall configuration of a resin-encapsulated DIP package according to an embodiment of the present invention.
제2도 및 제3도는 각각 제1도의 A-A선 및 B-B선에 따른 단면도.2 and 3 are cross-sectional views taken along line A-A and line B-B of FIG. 1, respectively.
제4도는 제1도에 도시한 수지봉지 DIP패키지의 주요부를 도시한 사시도.4 is a perspective view showing the main part of the resin-encapsulated DIP package shown in FIG.
제5도는 제1도에 도시한 수지봉지 DIP패키지중의 반도체칩을 도시한 평면도.5 is a plan view showing a semiconductor chip in the resin-encapsulated DIP package shown in FIG.
제6도는 제1도에 도시한 수지봉지 DIP패키지의 제조에 사용하는 탭없는 리이드 프레임을 도시한 평면도.FIG. 6 is a plan view showing a tabless lead frame for use in manufacturing the resin-encapsulated DIP package shown in FIG.
제7도~제9도는 제1도에 도시한 수지봉지 DIP패키지의 제조방법의 일예를 공정순으로 설명하기 위한 단면도.7 to 9 are cross-sectional views illustrating one example of a method for manufacturing the resin-encapsulated DIP package shown in FIG.
제10도, 제11도 및 제12도는 본 발명의 변형예를 도시한 평면도.10, 11 and 12 are plan views showing modifications of the present invention.
본 발명은 반도체기억장치, 특히 사이즈가 큰 장방형의 LSI칩을 소형의 패키지에 탑재하는데 적합한 칩구조및 패키지의 구조를 갖는 수지봉지형 반도체기업장치에 관한 것이다.BACKGROUND OF THE
종래, LSI칩을 프라스틱 패키지에 탑재하는 방법으로써는 패키지의 중앙부에 칩을 탑재하기 위한 탭이 배치되고, 4변에 본딩패드가 배치된 칩을 이 탭상에 도전성 페이스트로 접착, 탑재하고, 리이드프레임의 리이드선단부를 이 칩의 4변방향으로 배치하고, 이 패드부와 이 리이드선단부를 금선으로 상호 결선하고, 수지몰드하는 구조를 취해 왔다.Conventionally, as a method of mounting an LSI chip in a plastic package, a tab for mounting the chip is disposed at the center of the package, and a chip having bonding pads disposed on four sides is bonded and mounted with a conductive paste on the tab, and the lead frame is mounted. The lead end portion of the chip is arranged in the four sides of the chip, the pad portion and the lead end portion are connected to each other by gold wire, and a resin mold is formed.
그러나, 이 구조에서는 칩과 리이드선단부와의 거리를 금선에 결선할 수 있는 거리까지 취할 필요가 있고, 칩의 바깥끝과 패키지의 바깥부까지의 거리가 크게 되어 큰 칩을 작은 패키지에 수납하기 위해서는 기하학적인 제약이 있었다. 또, 리이드의 패키지의 매입길이가 작게 되어 외부리이드 성형시의 기계적 응력에 의한 내부리이드와 수지와의 계면의 박리가 발생하고, 특히 칩의 짧은변 방향에 대해서 패키지의 짧은변 길이를 설계가 필요가 있었다.However, in this structure, it is necessary to take the distance between the chip and the lead end to the distance that can be connected to the gold wire, and the distance between the outer end of the chip and the outer part of the package is increased so that a large chip can be stored in a small package. There was a geometric constraint. In addition, the embedding length of the package of the lead becomes small and peeling of the interface between the inner lead and the resin due to the mechanical stress at the time of forming the outer lead occurs. There was.
또, 칩칫수가 큰 탭이 패키지의 중앙부에 배치되어 있기 영응력에 의한 탭아래의 수지의 계면박리와 그것에 따르는 탭아래로 향하는 수지의 균열이 종종 발생되고, 온도사이클이나 내 리플로우 시험의 결과를 만족시키기 위한 적합한 구조라고는 말할 수 없게 되었다.In addition, since a tab having a large chip size is disposed at the center of the package, interfacial peeling of the resin under the tab and cracking of the resin under the tab due to zero stress often occur, resulting in a temperature cycle or a reflow test. It can not be said to be a suitable structure for satisfying.
상기 문제점에 대처하기 위해서, 일본국 특허공개공보 소화60-167454, 일본국 특허공개공보 소화61-218139호및 USP.4,612,564호에 제안되어 있는 바와같이 리이드프레임의 리이드선단을 모두 칩의 짧은변측에 배치하고, 탭을 이루어서 그 리이드상에 절연 필림을 접착제로 붙이고, 그 필림상에 칩을 다이본딩해서 상기 칩의 본딩패드부와 라이드선단부를 금선으로 상호결선하는 와이어본딩구조, 소위 칩 온 리이드형의 탭없는 패키지가 제안되어 있다.In order to cope with the above problem, as described in Japanese Patent Laid-Open Publication No. 60-167454, Japanese Patent Laid-Open Publication No. 61-218139 and USP.4,612,564, all the lead ends of the lead frame are placed on the short side of the chip. Wire-bonding structure, so-called chip-on-lead type, arranged to form a tab, attaching an insulating film to the lead with an adhesive, die-bonding the chip to the film, and interconnecting the bonding pad portion and the ride end portion of the chip with gold wires. A tabless package of is proposed.
또, 마찬가지의 문제점에 대처하기 위해서, 일본국 특허공개공보 소화59-92556호및 일본국 특허공개공보 소화61-236130에 게시되어 있는 바와 같이 칩상의 접착제로 리이드를 접착하고, 칩상부에 위치하는 리이드선단부와 칩의 본딩패드를 금선으로 상호결선하는 와이어 본딩구조, 소위 리이드 온 칩형의 탭없는 패키지가 제안되어 있다.In order to cope with the same problem, as disclosed in Japanese Patent Laid-Open No. 59-92556 and Japanese Patent Laid-Open No. 61-236130, the lead is bonded with a chip-like adhesive and placed on the chip. A wire bonding structure for connecting the lead end portion and the bonding pad of the chip with gold wires, a so-called lead-on-chip type tabless package, has been proposed.
본 발명자의 검토에 의하면, 상술한 종래기술에는 다음과 같은 문제점이 있는 것을 판명하였다.According to the inventor's review, it has been found that the above-described prior art has the following problems.
상술한 칩 온 리이드형의 탭없는 패키지 반도체장치에서는 절연 필림상의 칩의 본딩패드부와 내부리이드 선단부를 라이어본딩하는 방식을 위해, 리이드 선단부는 칩의 긴변보다는 와이어본딩하는 거리분만큼 길게 설계할 필요가 있어 수지몰드시에 본딩와이어가 병행하고, 칩끝부와 접촉하지 않도록 칩의 긴변의 끝부와 패키지의 긴변의 끝부와의 거리를 크게 설계할 필요가 있어 정말로 큰 칩을 작은 패키지에 탑재하는데 적합한 구조라고는 말할수 없었다.In the above-described chip-on-lead tabless package semiconductor device, the lead end portion needs to be designed to be longer than the long side of the chip to be wire-bonded for the method of layer bonding the bonding pad portion and the inner lead end portion of the chip on the insulating film. It is necessary to design a large distance between the end of the long side of the chip and the end of the long side of the package so that the bonding wires are parallel with the resin mold in contact with the chip end. I could not say.
또, 상술한 두개의 형식의 탭없는 패키지의 반도체장치에 있어서, 칩상의 본딩패드가 칩 바깥끝부에 이치하고 있는 경우에는 고온에서 수지봉지된 반도체장치가 상온으로 되돌아갈때에 반도체칩과수지와의 팽창계수의 차이에 의해 생기는 열응력이 칩의 중앙보다 끝쪽에서 크기 때문에 본딩패드와 와이어와이 접속부에 전단응력이 걸려 파손하기 쉽다.In the above-described two tabless package semiconductor device, in the case where the bonding pad on the chip is near the outer edge of the chip, when the resin-encapsulated semiconductor device returns to room temperature at a high temperature, Since the thermal stress caused by the difference in expansion coefficient is greater at the end than the center of the chip, shear stress is applied to the bonding pad and the wire and the connection part, and thus it is easily damaged.
또, 칩상의 본딩패드가 바깥끝부에 위치하고 있는 경우에는, 예를들면 다이나믹RAM(Random Access Memory), 스테이틱 RAM, ROM등의 메모리에 있어서는 메모리셀부 이외의 주변회로가 칩 양끝부에 마련되어 있다. 그 때문에, 칩 양끝부의 주변회로사이를 연결하는 배선이 길게 되어 배선저항R 및 배선용량C에 의한 배선으로 전달되는 신호의 RC지연이 크다.When the chip bonding pad is located at the outer end, peripheral circuits other than the memory cell part are provided at both ends of the chip, for example, in a memory such as a dynamic RAM, a static RAM, or a ROM. Therefore, the wiring connecting the peripheral circuits at both ends of the chip is long, and the RC delay of the signal transmitted to the wiring by the wiring resistance R and the wiring capacitance C is large.
또, 상술한 리이드 온 칩형이 반도체장치에 있어서, 본딩패드가 칩의 내측에 마련한 경우, 리이드로의 와이어본딩시에 아래에 위치하는 칩표면을 보호하고 무기 비활성화막에 균열이 발생한다.In the above-described lead-on chip type semiconductor device, when the bonding pad is provided inside the chip, the chip surface positioned below at the time of wire bonding to the lead is protected and cracks are generated in the inorganic passivation film.
본 발명의 목적은 반도체장치의 사이즈의 축소를 도모할수 있는 기술을 제공하는 것이다.An object of the present invention is to provide a technique capable of reducing the size of a semiconductor device.
본 발명의 다른 목적은 수지에 의한 응력에 의해 본딩패드와 와이어와의 본딩부에서 파손이 생기는 것을 방지할수 있는 기술을 제공하는 것이다.Another object of the present invention is to provide a technique capable of preventing breakage in the bonding portion between the bonding pad and the wire due to the stress caused by the resin.
본 발명의 다른 목적은 배선이 긴 것에 의한 신호의 지연을 방지할 수 있는 기술을 제공하는 것이다.Another object of the present invention is to provide a technique capable of preventing a signal delay due to a long wiring.
본 발명의 다른 목적은 반도체칩의 비활성화막에 발생하는 균열을 방지하는 것이다.Another object of the present invention is to prevent cracks occurring in the passivation film of the semiconductor chip.
본원에서 개시되는 발명중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.Among the inventions disclosed herein, an outline of representative ones will be briefly described as follows.
본 발명에 의한 반도체기억장치는 반도체칩, 반도체칩의 주면에 형성된 2개의 4각형상의 메모리셀 어레이영역, 칩의 주면상에 형성되어 2개의 메모리셀 어레이영역사이에 배치되고, 2개의 메모리셀 어레이영역의 서로 인접하는 한쌍의 변에 따른 방향으로 연장해서 배치되어 있는 주변회로영역, 인접하는 한쌍의 변에 끼워지도록 인접하는 한쌍의 변에 따른 방향으로 연장해서 배치되어 있는 여러개의 본딩패드, 칩의 주면상에 가로놓여있고, 상기 칩의 변을 가로질러서 칩이 외부로 연장하는 여러개의 리이드를 갖고, 리이드의 일부는 절연막을 거쳐서 반도체칩의 상기 주면에 고정되고, 여러개의 리이드와 여러개의 본딩 패드는 전기적으로 접속되고, 반도체칩은 수지에 의해서 봉지된 것으로써, 인접하는 한쌍의 변 이외의 메모리셀 어레이영역의 변의 바깥둘레붕는 본딩패드가 마련되어 있지 않다.The semiconductor memory device according to the present invention comprises a semiconductor chip, two quadrangular memory cell array regions formed on the main surface of the semiconductor chip, and two memory cell array regions formed on the main surface of the chip and disposed between the two memory cell array regions. Peripheral circuit areas extending in a direction along a pair of adjacent sides of an area, and a plurality of bonding pads and chips extending in a direction along a pair of adjacent sides so as to fit on a pair of adjacent sides It is laid on the main surface, and has a plurality of leads extending outward across the sides of the chip, a portion of the lead is fixed to the main surface of the semiconductor chip via an insulating film, several leads and several bonding pads Are electrically connected, and the semiconductor chip is encapsulated with a resin so that the sides of the memory cell array region other than a pair of adjacent sides are The outer peripheral bungneun bonding pad is not provided.
본 발명의 상기및 그 밖의 목적과 새로운 특징은 본 명세서의 기술및 첨부도면에 의해서 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.
제1도~제4도에 도시한 바와같이, 본 실시예에 의한 수지봉지DIP 패키지에 있어서는, 예를 들면 4메가가 비트의 다이나믹RAM을 구성한다. 예를들면, 실리콘칩과 같은 정방형상의 반도체칩(1)의 수지(2)에 의해 봉지되어 있다. L1~L18은 여러개의 리이드로써, 이들의 리이드 L1~L18과 상기 반도체입(1)에 마련된 여러개의 본딩패드 P1~P18이 와이어W에 의해 각각 본딩되어 전기적으로 접속되어 있다. 이들의 리이드 L1~L18은 제6도에 도시한 바와같이 탭없는 리이드프레임 LF을 사용해서 형성된 것이다. 또, (3)은 예를 들면 상기 반도체칩(1)보다는 약간 크고 또한 그 중앙부에 열림구멍(3a)가 마련되어 있는 유기절연성 피막인 절연막, 예를들면 폴리이미드수지판으로써, 이 폴리이미드수지판(3)은, 예를들면 폴리이미드계 수지로 이루어지는 접착제층(4)에 의해 상기 리이드 L1~L18에 접착되어 있다(제2도및 제3도). 그리고, 상기 반도체칩(1)의 소자가 형성되어 있는 측의 표면에 마련된 무기절연막의 비활성화막(5)와 상기 폴리이미드수지판(3)이 상술한 바와 마찬가지로 접착제층(4)에 의해 접착되어 있다.As shown in Figs. 1 to 4, in the resin-encapsulated DIP package according to the present embodiment, for example, a 4-megabit dynamic RAM is formed. For example, it is sealed by the
제5도는 제1도에 도시한 수지봉지 DIP패키지중의 반도체칩을 도시한 평면도로써, M-ARY는 상기 반도체칩의 주면에 형성된 2개의 4각형상의 메모리셀 어레이영역이고, (6)은 주변회로영역으로써, 상기 칩의 주면상에 형성되어 상기 2개의 메모리셀 어레이영역사이에 배치되고, 상기 2개의 메모리셀 어레이영역의 서로 인접하는 한쌍의 변을 따른 방향으로 연장해서 배치되어 있다.5 is a plan view showing a semiconductor chip in the resin-encapsulated DIP package shown in FIG. 1, wherein M-ARY is two quadrangular memory cell array regions formed on a main surface of the semiconductor chip, and (6) The circuit region is formed on the main surface of the chip, and is disposed between the two memory cell array regions, and extends in a direction along a pair of adjacent sides of the two memory cell array regions.
또, 여러개의 본딩패드 P1~P18은 상기 인접하는 한쌍의 변에 기워지도록 상기 인접하는 한쌍의 변에 따른 방향으로 연장해서 배치되어 있다. 즉, 제5도에 도시한 바와같이 인접하는 한쌍의 변이외의 메모리셀 어레이영역의 변의 바깥둘레부에는 본딩패드가 마련되어 있지 않다. 또, 제6도에 도시한 바와같이 여러개의 리이드는 상기 칩의 주면상에 가로놓여 있고, 상기 칩의 변을 가로질러섯 칩의 외부로 연장하고, 상기 리이드의 일부는 절연막을 거쳐서 상기 반도체칩의 상기 주면에 고정되어 이루어진다.In addition, several of the bonding pads P 1 ~ P 18 is disposed to extend in a direction along a pair of sides adjacent so that the patched to a pair of the adjacent sides. That is, as shown in FIG. 5, a bonding pad is not provided in the outer peripheral portion of the side of the memory cell array region other than the pair of adjacent sides. In addition, as shown in FIG. 6, a plurality of leads are placed on the main surface of the chip, extend across the sides of the chip to the outside of the six chips, and a portion of the lead is passed through the insulating film to the semiconductor chip. Is fixed to the main surface of the.
또, 제6도에 도시한 바와같이 여러개의 리이드를 상기 칩의 긴변에서 바깥쪽으로 연장시키는 것에 의해 수지봉지체의 소정의 크기에 대해서 칩 긴변방향의 길이를 가능한 크게 할수 있다. 이 때문에, 대기억용략을 같는 반도체기억장치를 얻을수가 있다.Further, as shown in FIG. 6, by extending the plurality of leads outward from the long side of the chip, the length of the chip long side direction can be made as large as possible with respect to a predetermined size of the resin encapsulation body. For this reason, a semiconductor memory device having the same atmospheric storage capacity can be obtained.
제1도및 제4도에 도시한 바와같이, 상기 리이드 L1∼L18은 그의 선단이 상기 본딩패드 P1∼P18에 인접하도록 마련되어 있다. 이것에 의해서, 상술한 종래의 탭없는 리이드프레임을 사용할 패키지의 경우와 같이 반도체칩에서의 리이드의 빠져나옴을 없앨수가 있으므로, 그 분만큼 패키지의 사이즈의 축소를 도모할수가 있다.First as shown in Fig. 4 and Fig., The lead L 1 ~L 18 is provided whose front end is adjacent to the bonding pads P 1 ~P 18. As a result, the escape of the lead from the semiconductor chip can be eliminated as in the case of the package using the conventional tabless lead frame described above, so that the size of the package can be reduced by that amount.
이 때문에, 반도체칩(1)의 칩사이즈가 1메가비트의 다이나믹RAM의 경우에 비해서 크게 되더라도 이 1메가비트의 다이나믹RAM과 동등의 사이즈 패키지를 사용하는 것이 가능하게 된다. 또, 상술한 바와같이 본딩패드 P1∼P18이 반도체칩(1)의 중앙부에 마련되어 있으므로, 수지봉지후에 상온으로 되돌아갈때의 반도체칩(2)과 수지(2)와의 계면에 생기는 응력은 이들의 본딩패드 P1∼P18이 근방에서는 작다. 따라서, 이 응력에 의해 와이어W와 본딩패드 P1∼P18이나 리이드 L1∼L18과의 본딩부에서 파손이 생기는 것을 효과적으로 방지할 수가 있다. 또, 반도체칩(1)의 중심부에 주변회로(6)이 마련되어 있으므로, 반도체칩의 짧은변측의 양끝부에 주변회로가 마련되어 있는 상술한 종래기술에 비해서 이 반도체칩(1)의 긴변방향에 따라서 연장하는 배선의 길이를 짧게 할수가 있다. 이것에 의해서 RC지연에 의한 신호의 지연을 방지할수가 있으므로, 메로리셀로의 액세스의 고속화를 도모할수가 있다.For this reason, even if the chip size of the
또한, 제1도및 제6도에 도시한 바와같이 상기 리이드 L1∼L18에는 수지(2)와 외부공간과의 경계의 부분에 열림구멍La가 각각 마련되어 있다. 이것에 의해서 수지(2)와 외부공간과의 경계부에 있어서의 이 수지(2)와 리이드 L1∼L18과의 계면이 작게 되므로, 이 수지(2)의 두께가 작더라도 수지봉지후에 상온으로 되돌아갈때의 상기 계면에 생기는 응력에 의해 이 수지(2)에 균열 등이 생기는 것을 방지할수가 있다.As shown in FIG. 1 and FIG. 6, the openings L 1 to L 18 are provided with opening holes La at portions at the boundary between the
다음에, 상술한 바와같이 구성된 본 실시예에 의한 수지봉지의 DIP 패키지의 제조방법의 일에에 대해서 설명한다.Next, a description will be given of one method of manufacturing the resin encapsulated DIP package according to the present embodiment configured as described above.
제7도에 도시한 바와같이 먼저, 탭없는 리이드프레임LF에 폴리이미드 수지판(3)을 접착제층(4)에 의해 접착한다.As shown in FIG. 7, first, the
다음에, 제8도에 도시한 바와같이 반도체칩(1)의 표면에 비활성 화막(5)와 상기 폴리이미드 수지판(3)을 접착제층(4)에 의해 접착한다.Next, as shown in FIG. 8, the
다음에, 제9도에 도시한 바와 같이 반도체칩(1)의 본딩패드(도시하지 않음)와 탭없는 리이드프레임LF를 와이어W에 의해 본딩한다.Next, as shown in FIG. 9, the bonding pad (not shown) of the
다음에, 수지봉지를 실행하는 것에 의해 상기 반도체칩(1), 와이어W등을 봉지한 후, 상기 리이드프레임 LF의 절단성형을 실행하고, 제1도에 도시한 바와같이 목적으로 하는 수지봉지DIP 패키지를 완성시킨다. 여기서, 몰드수지로써는 구형상의 석영필터를 75vol.%배합한 선팽창계수가 1.0×1.0-5/℃의 페놀수지경화형 크레졸 노블락에폭시수지(에라스토머 부산계, 히다찌가세이(주) 제)를 사용하였다.Next, after sealing the
또, 상기 폴리이미드 수지판(3)은 선팽창계수가 1.2×1.0-5/℃에서 두께 25㎛폴리비페닐계 이미드필림 우부고우산 (주) 제, 상품명 유피렉스 S)를 사용하는 것이 가능하다. 이 경우, 반도체칩과 이미드필림과의 접착에는 탄성율 50㎏/㎟ 실리콘수지계 접착제(도레실리콘 (주) 제)를 사용하였다. 또, 반도체칩과 리이드와 접착제는 액상 에폭시수지(유카셀 (주) 제, 상품명 807/에피큐어 T, 탄성율 350kgf/㎟)를 사용하였다.The
또, 비활성화막(5)의 형성이 끝난후 반도체칩상에 폴리이미드수지(히다짜가세이 (주) 제, 등록상표 PIQ)를 형성하고, 그 위에 상술한 액상 경화성엑포시수지를 접착제로써 형성하고, 반도체칩과 리이드를 접착한 구조로 하여도 좋다.After the formation of the
상술한 2개의 예에서는 반도체웨이퍼상태에서 이미드필림 또는 폴리이미드수지를 형성하고, 히드라진의 에칭액으로 스크라이브 에리어 및 칩중앙부의 본딩패드부를 에칭하고, 그후 다이싱해서 반도체칩을 준비하고, 그것을 리이드에 접차하면 리이드와의 위치맞춤을 용이하게 실행할수가 있다.In the two examples described above, an imide film or a polyimide resin is formed in a semiconductor wafer state, and the bonding pad portion of the scribe area and the center portion of the chip is etched with an etching solution of hydrazine, and then diced to prepare a semiconductor chip, which is then placed on the lead. By contacting, alignment with the lead can be easily performed.
이상, 본 발명의 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변경가능한 것은 물론이다.As mentioned above, although it demonstrated concretely according to the Example of this invention, this invention is not limited to the said Example, Of course, a various change is possible in the range which does not deviate from the summary.
예를들면, 반도체칩(1)내의 주1변회로(6) 및 본딩패드 P1~P의 배치는 상술한 실시에의 한정되는 것은 아니다. 예를들면, 제10도에 도시한 바와같이 반도체칩(1)의 중심부에 2개의 블럭으로 이루어지는 주변회로(6a), (6b)를 서로 대향시켜서 마련하고, 이들의 주변회로(6a), (6b)사이에 본딩패드 P1~P18이 2열로 마련되어 있다. 또, 제11도에 도시한 바와같이 반도체칩(1)의 중심부에 주변회로(6)을 마련하고, 이 주변회로(6)의 긴변 및 짧은변에 따라서 본딩패드 을 마련하여도 좋다.For example, the arrangement of the
또, 제12도에 도시한 바와같이 반도체칩 중심부에 칩 긴변방향에 따라서 1열로 본딩패드 P1~P18을 마련하여도 좋다.As shown in FIG. 12, bonding pads P 1 to P 18 may be provided in a single row along the chip long side direction in the center of the semiconductor chip.
또, 본 발명은 DIP 패키지 이외의 각종의 패키지에 적용할 수가 있다. 또, 본 발명은 반도체칩(1)이 다이나믹RAM 이외의 MOSLSI를 구성하는 경우에 적용할 수가 있는 것은 물론, 예를들면 바이폴라LSI에 적용할 수도 있다.Moreover, this invention can be applied to various packages other than a DIP package. In addition, the present invention can be applied not only to the case where the
본원에서 게시되는 발명중, 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 다음과 같다.Among the inventions published herein, the effects obtained by the representative ones will be briefly described as follows.
즉, 반도체장치의 사이즈의 축소를 도모할 수가 있다. 또, 수지에 의한 응력에 의해 본딩패드와 와이어와의 본딩부에서 절단이 생기는 것을 방지할 수가 있다. 또, 배선이 긴것에 의한 신호의 지연을 방지할 수가 있다.That is, the size of the semiconductor device can be reduced. In addition, it is possible to prevent cutting from occurring at the bonding portion between the bonding pad and the wire due to the stress caused by the resin. In addition, the delay of the signal due to the long wiring can be prevented.
또, 반도체칩과 리이드와의 사이에 유기절연막이 존재하므로, 리이드측으로의 와이어본딩시에 반도체칩의 비활성화막에 균열이 발생하는 것을 방지할수 있다.In addition, since an organic insulating film is present between the semiconductor chip and the lead, it is possible to prevent cracks in the passivation film of the semiconductor chip during wire bonding to the lead side.
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