KR960006962B1 - 반도체 소자의 금속배선 제조방법 - Google Patents
반도체 소자의 금속배선 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도는 종래 반도체 소자의 금속배선 공정 단면도.
제 2 도는 본 발명의 반도체 소자 금속배선 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 다결정실리콘 2 : 층간절연막
3 : 제 1 금속접촉홀 4 : 제 1 금속
4a : 제 1 금속배선 6a : 제 1 금속간절연막
12 : 비아-콘택홀 14 : 제 2 금속접촉홀
15 : 제2 금속 15a : 제 2 금속배선
16 : 제 2 금속간 절연체 17 : 제 3 금속
본 발명은 반도체 소자의 금속배선에 관한 것으로, 특히 64M급 이상의 고집적 회로에 적당하도록 한 반도체 소자의 금속배선 제조방법에 관한 것이다.
종래 반도체 소자의 금속배선 공정은 제1도a와 같이 다결정실리콘(1)위에 층간절연막(BPSG)(2)을 증착하고 b와 같이 층간절연막(2)을 마스크(Mask)공정으로 패턴(Pattern)하여 제 1 금속접촉홀(3)을 형성하고 c와 같이 노출된 표면에 제 1 금속(4)을 증착한 후 d와 같이 제 1 금속(4)의 배선을 정의하기 위해 감광막(5)을 도포하고 패턴하여 e와 같이 상기 제 1 금속(4)을 선택적으로 식각하여 제 1 금속배선(4a)을 정의하고 층간 분리를 위해 제1도f와 같이 표면에 1000Å정도의 제 1 금속간 절연막(Pe-TeOS)(6)을 형성한 후 상기 제 1 금속간 절연막(6)을 평탄화하기 위해, 전표면에 저온 O3USG(Undoped SilicaGlass)(7)와 고온 O3USG(8)을 합한 두께가 100.00Å 정도가 되도록 차례로 증착한 다음, g와 같이 평탄각을 줄이기 위해, 고온 O3USG(8)위에 3000Å 정도의 두께로 SOG(Spin On Glass)(9)을 도포한 후 제 1도g)와 같이 7000Å 정도를 에치백(etchback)하고 i와 같이 4000Å 정도의 두께로 제 1 금속간 절연막(USG)(10)을 재증착한다.
그 다음 제 1 금속배선(4a)와 상층금속과의 접촉을 위해 마스크 공정으로 (J)와 같이 제 1 금속간 절연막(6-8,10)을 선택적으로 식각하여 비아-콘택홀(Via-Contact hole)(12)을 형성하고, k와 같이 노출된 표면에 제 2 금속(13)을 증착하여 배선을 형성한다.
그러나 이와같은 종래의 기술은 사진식각 공정의 한계로 0.4㎛ 이하의 선폭과 선간 공간을 갖는 금속배선의 정의가 힘들어 0.4㎛ 이하의 선폭을 요하는 고집적 반도체 제조에 어려움이 있고 금속배선에 의한 요철 때문에 평탄화 공정이 힘들고 복잡하다.
또한 평탄화를 위한 층간절연막(6-8,10)이 두꺼워져 2차 금속접촉의 외형비(aspect ratio)가 커져 비아-콘택 홀(Via-Contact hole)을 채우는데 어려움이 있다.
본 발명은 이와같은 종래의 결점을 감안하여 안출한 것으로, 제 1 금속배선 공간을 넓게 하고 층간절연막을 형성한 후 블랭키트 텅스텐(Blanket Tungsten)을 층간절연막의 골사이에 증착하고 에치 백(etch Back)하여 골에 증착된 텅스텐을 배선으로 사용하므로써 0.1∼0.2㎛의 선폭을 갖는 금속배선을 형성시켜 고집적 반도체 소자에 적용 가능하도록 하는데 목적이 있다.
이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제 2 도는 본 발명의 단면도로, a와 같이 다결정실리콘(1)위에 층간절연막((BPSG)(2)을 형성하고 마스킹 공정으로 층간절연막(2)의 선택된 영역을 식각하여 b와 같이 제 1 금속접촉홀(3)을 형성하고, 노출된 표면에 c와 같이 제 1 금속(4)을 증착한다.
상기 공정후 제 1 금속(4)을 마스킹 공정으로 패턴하여 d와 같이 제 1 금속배선(4a)을 정의하고, e와 같이 제 1 금속배선(4a)을 상층금속과 절연하기 위해 제 1 금속간 절연체(USG)(6a)을증착하고, f와 같이 제 1 금속간 절연체(6a)와 층간절연막(2)의 선택된 영역을 마스킹 공정으로 식각하여 제 2 금속접촉홀(14)을 형성하고, g와 같이 노출된 표면에 제 2 금속(Blanket Tungsten)(15)을 증착한 후 h와 같이 제 2 금속(15)이 제 1 금속절연체(6a)와 평탄화되도록 에치 백(etch Back)하고 i와 같이, 식각된 표면에 제 2 금속절연막(Pe-TeOS)(16)을 증착하고, 마스킹 공정으로 제 2 금속간 절연막(16)과 제 1 금속간 절연막(6a)의 선택영역을 식각하여 j와 같이 비아콘택홀(12)을 형성하고, 노출된 표면에 제3금속(17)을 k와 같이 증착하여 형성한다.
l은 본 발명의 반도체 소자의 배선 공정후의 사시도이다.
이상에서 설명한 본 발명은 제 1 금속배선층의 배선사이의 공간을 넓게하고 층간절연막을 증착한 후 블랭키트 텅스텐을 증착하고 식각하여 0.1㎛∼0.2㎛의 폭을 갖는 금속배선을 형성시킬 수 있다.
또한 텅스텐으로 제 1 금속배선 사이의 골을 채우므로 평탄화가 이루어져 층간절연막(6a)을 두껍게 증착할 필요가 없으므로 비아-콘택홀의 외형비가 줄어들어 상층에 증착되는 금속이 쉽게 접촉홀을 채울 수 있다.
Claims (4)
- 다결정실리콘(1)위에 층간절연막(2)을 증착하고, 상기 층간절연막(2)을 패터닝하여 제 1 금속접촉홀(3)을 형성하고, 제 1 금속(4)을 증착하는 공정과, 상기 제 1 금속(4)을 패터닝하여 제 1 금속배선(4a)을 형성하고 제 1 금속절연막(6a)을 형성하는 공정과, 상기 제 1 금속절연막(6a)을 패터닝하여 제 2 금속접촉홀(14)을 형성하고, 제 2 금속(15)을 증착하는 공정과, 상기 제 2 금속(15)을 제 1 절연막(6a)와 평탄하게 식각하고 제 2 금속패턴을 형성하는 공정과, 전표면에 제 2 금속절연막(16)을 증착하고, 제 1 금속간 절연막(6a) 및 제 2 금속간 절연막(16)을 패터닝하여 비아-콘탤홀(12)을 형성하고 전표면에 제3금속(17)을 증착하는 공정으로 이루어짐을 특징으로 하는 반도체 소자의 금속배선 제조방법.
- 제 1 항에 있어서, 층간절연막(2)위에 증착되는 제 1 금속(4)으로 알루미늄이나 텅스텐을 사용하여 제조됨을 특징으로 하는 반도체 소자의 금속배선 제조방법.
- 제 1 항에 있어서, 제 2 금속(15) 절연막으로 산화막 또는 질화막을 사용하여 제조됨을 특징으로 하는 반도체 소자의 금속배선 제조방법.
- 제1항에 있어서, 제 2 금속배선(4a)으로 이용되는 금속을 텅스텐으로 함을 특징으로 하는 반도체 소자의 금속배선 제조방법.
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