KR960003417A - 가변길이 복호화회로 - Google Patents
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Abstract
본 가변길이복호화회로는 1클럭당 2개의 가변길이코드가 출력되도록 변환테이블을 구성하여 시스템의 가격을 다운시키기 위한 것으로, 이를 위하여 본 회로는 클럭단위로 인가되는 비트스트럼데이터를 이전의 가변길이 복호화된 코드의 길이만큼 시프트시키기 위한 데이터전송처리부; 데이터전송처리부로 부터 전송되는 비트스트림 데이터를 클럭신호의 반주기를 기준으로 나누어 전송하기 위한 전송제어부; 전송제어부로 부터 전송되는 비트스트림 데이터에 대응되는 혜더정보를 독출하기 위한 제1테이블; 전송제어부로 부터 진송되는 비트스트림 데이터를 제1테이블에서 전송되는 헤더정보의 비트만큼 회전시킨 후 출력하기 위한 로테이터: 로테이터에서 출력된 데이터와 제1테이블에서 출력된 헤더정보에 의하여 대응되는 변환코드의 워드를 독출하기 위한 제2테이블; 클럭신호의 상승에지시 제l테이블에서 출력되는 헤더코드깅이를 래치하는 래치: 래치에시 출력되는 코드 길이와 제1테이블에서 출력되는 코드길이를 가산하는 기전기를 포함하도록 구성된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 가변길이 복호화회로도.
제2도는 본 발명에 따른 가변길이 복호화회로도.
Claims (5)
- 클럭단위로 인가되는 비트스트림 데이터를 이전의 가변길이 복호화된 코드의 길이만큼 시프트시킨후 테이블을 통해 가변길이 복호화하기 위한 가변길이 복호화회로에 있어서; 상기 클럭단위로 인가되는 비트스트림 데이터를 이전의 가변길이 복호화된 코드의 길이만큼 시프트시키기 위한 데이터 전송처리부; 상기 데이터 전송처리부로 부터 전송되는 비트스트림 데이터를 클럭신호의 반주기를 기준으로 나누어 전송하기 위한 전송제어부; 상기 전송제어부에서 상기 클럭신호의 반주기마다 전송되는 비트스트림 데이터에 대응되는 헤더정보를 독출하기 위한 제1테이블; 상기 전송제어부에서 상기 클럭신호의 반주기마다 전송되는 비트스트림 데이터를 상기 제1테이블에서 전송되는 헤더정보의 비트만큼 회전시킨 후 출력하기 위한 로테이터; 상기 로테이터에서 출력된 데이터와 상기 제1테이블에서 출력된 헤더정보에 의하여 대응되는 변환코드의 워드를 독출하기 위한 제2테이블; 상기 클럭신호의 상승에지시 상기 제1테이블에서 출력되는 헤더코드길이를 래치한 후 상기 전송제어부로 출력하기 위한 래치; 상기 래치에서 출력되는 코드길이와 상기 제1테이블에서 출력되는 코드길이를 가산하여 상기 클럭단위로 시프트되는 량을 제어하는 신호로 출력하기 위한 가산기를 포함함을 특징으로 하는 가변길이 복호화회로.
- 제 1항에 있어서, 상기 데이터 전송처리부는 상기 제1테이블의 데이터 처리조건을 맞추기 위하여 출력되는 데이터의 비트를 조정함을 특징으로 하는 가변길이 복호화회로.
- 제 2항에 있어서, 상기 전송제어부는 상기 데이터 전송처리부로 부터 전송된 데이터를 상기 래치에서 제공되는 코드길이만큼 시프트시킨 후 출력하기 위한 배럴시프터; 상기 클럭신호의 하강에지시 상기 데이터 전송처리부로 부터 전송되는 데이터중 소정의 상위비트가 전송되도록 선택하고 상기 클럭신호의 상승에지시 상기 베럴시프터에서 출력되는 신호가 전송되도록 선택하기 위한 선택수단을 포함함을 특징으로 하는 가변길이 복호화회로.
- 제 1항 또는 제 3항에 있어서, 상기 래치는 상기 클럭신호의 하강에지시 처리된 코드의 길이를 래치함을 특징으로 하는 가변길이 복호화회로.
- 제 3항에 있어서, 상기 선택수단은 인가되는 클럭신호의 상승에지와 하강에지 신호를 선택제어신호로 하여 2입력단으로 인가되는 상기 소정의 상위비트와 상기 베럴시프터의 출력신호를 선택적으로 출력하기 위한 멀티플렉서로 이루어짐을 특징으로 하는 가변길이 복호화회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR94015369A KR970010099B1 (en) | 1994-06-30 | 1994-06-30 | Variable length decoding circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR94015369A KR970010099B1 (en) | 1994-06-30 | 1994-06-30 | Variable length decoding circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960003417A true KR960003417A (ko) | 1996-01-26 |
KR970010099B1 KR970010099B1 (en) | 1997-06-21 |
Family
ID=19386784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR94015369A KR970010099B1 (en) | 1994-06-30 | 1994-06-30 | Variable length decoding circuit |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR970010099B1 (ko) |
-
1994
- 1994-06-30 KR KR94015369A patent/KR970010099B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970010099B1 (en) | 1997-06-21 |
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