KR960003172A - 데이타 통신시스템의 동기화 회로 - Google Patents
데이타 통신시스템의 동기화 회로 Download PDFInfo
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Abstract
다수의 마스터 장치와 상기 각 마스터 장치에 동기되어 대응되는 마스터 장치로 부터 데이타를 수신하는 다수의 슬레이브장치를 구비한 통신시스템의 동기화시누화에 따른 통신의 에러를 최소화 할 뿐만 아니라, 근단누화의 발생을 원천적으로 배제하는 동기화회로에 관한 것이다.
본 동기화회로는, 임의의 한 마스터장치에는 제1상태로 제공되고 나머지 마스터장치들에는 반전되어 제2상태로 제공되어 상기 다수의 마스터장치중 하나의 마스터장치만을 슈퍼마스터로 설정하기 위한 동기선택신호를 발생하는 회로와, 상기 제1상태의 동기선택신호에 웅답하여, 자체적으로 발생한 동기신호에 의거 데이타를 전송하는 슈퍼마스터장치와, 상기 제2상태의 동기선택신호에 응답하여, 상기 슈펴마스터장치로부터 입력되는 동기신호에 의거 데이타를 수신하기 위착 다수의 마스틸장치로 구성된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용되는 데이타 통신시스템의 구성도,
제2도는 본 발명에 따른 동기처리회로의 구성도,
제3도는 제2도 중 동기신호발생부의 구체적인 구성도
Claims (7)
- 다수의 마스터 장치와 상기 각 마스터 장치에 동기되어 대응되는 마스터 장치로 부터 데이타를 수신하는 다수의 슬레이브장치를 구비한 통신시스템에 있어서, 각 마스터 장치가, 자체적으로 마스터동기신호를 발생하기 위한 동기신호발생수단과, 상기 다수의 마스터 장치로 제공되어 임의의 한 장치를 슈퍼마스터로 설정하는 동기 선택신호에 응답하여 상기 마스터 동기신호와 임의의 다른 마스터장치로 부터 입력되는 동기신호 중 하나를 선택하기 위한 동기클럭선택수단과, 상기 동기클럭선택수단에서 출력되는 동기신호에 의거 데이타를 송신하기 위한 송신데이타제어수단으로 구성됨을 특징으로 하는 동기화 회로.
- 제1항에 있어서, 상기 동기신호발생수단이, 입력되는 클럭을 소정 주기로 분주하기 위한 분주기와, 상기 분주된 클럭을 카운트하여 동기신호를 발생하기 위한 수단으로 구성됨을 특징으로 하는 동기화 회로.
- 제1항에 있어서, 상기 송신데이타제어수단이, 입력되는 데이타 클럭과 동기신호에 의거 송신가능신호를 발생하기 위한 수단과,상기 입력되는 데이타 클럭과 상기 송신가능신호로부터 송신클럭을 발생하기 위한 수단과. 상기 송신클럭에 의거 데이타입력을 이동시켜 저장하기 위한 쉬프트케지스터로 구성됨을 특징으로 하는 동기화 회로.
- 다수의 마스터장치와 상기 각 마스터장치에 동기되어 대응되는 마스터장치로 부터 데이타을 수신하는 다수의 슬레이부장치를 구비한 통신시스템의 동기화회로에 있어서, 임의의 한 마스터장치에는 제1상태로 제공되고 나머지 마스터장치들에는 반전되어 제2상태로 제공되어 상기 다수의 마스터장치중 하나의 마스터장치만을 슈퍼마스터로 설정하기 위한 동기선택신호를 발생하는 수단과, 상기 제1상태의 동기선택신호에 응답하여, 자체적으로 발생한 동기신호에 의거 데이타를 전송하는 슈퍼마스터장치와, 상기 제2상태의 동기선택신호에 응답하여, 상기 슈퍼마스터장치로부터 입력되는 동기신호에 의거 데이타를 송신하기 위한 다수의 마스터장치로 구성됨은 특징으로 하는 회로.
- 제4항에 있어서, 상기 슈펴마스터장치 혹은 마스터장치가, 자체적으로 마스터동기신호를 발생하기 위힌 동기신호발생수단과, 상기 동기선택신호에 응답하여 상기 마스터동기신호와 임의의 다른 마스터장치로 부터 입력되는 동기신호 중 하나를 선택하기 위한 동기클럭선택수단과, 상기 동기클럭선택수단에서 출력되는 동기 신호에 의거 데이타를 송신하기 위한 송신데이타제어수단으로 구성됨을 특징으로 하는 회로.
- 제5항에 있어서. 상기 동기신호발생수단이, 입력되는 클럭을 소정 주기로 분주하기 위한 분주기와, 상기 분주된 클럭을 카운트하여 동기신호틀 발생하기 위한 수단으로 구성됩을 특징으로 하는 회로.
- 제5항에 있어서, 상기 송신데이타제어수단이, 입력되는 데이타 클럭과 동기신호에 의거 숑신가능신호를 발생하기 위한 수단과, 상기 입력되는 데이타 클럭과 상기 송신가능신호로 부터 송신클럭을 발생하기 위한 수단과, 상기 송신클럭에 의거 데이타입력을 이동시켜 저장하기 위한 쉬프트레지스터로 구성됨을 뜩징으로 하는 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940015262A KR960003172A (ko) | 1994-06-29 | 1994-06-29 | 데이타 통신시스템의 동기화 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940015262A KR960003172A (ko) | 1994-06-29 | 1994-06-29 | 데이타 통신시스템의 동기화 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960003172A true KR960003172A (ko) | 1996-01-26 |
Family
ID=66689230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940015262A KR960003172A (ko) | 1994-06-29 | 1994-06-29 | 데이타 통신시스템의 동기화 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960003172A (ko) |
-
1994
- 1994-06-29 KR KR1019940015262A patent/KR960003172A/ko not_active Application Discontinuation
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