KR960000703B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명에 따라서 알루미늄과 소량의 바나듐으로 구성된 패턴화된 상호 접속층을 갖는 구조체를 도시한 사시도.
제2a, 2b, 2c 및 2d도는 제1도의 구조체를 제조하는 단계를 도시하는 단면도.
제3a 및 3b도는 저항률(resistivity)의 변화 및 중간의 감쇠시간을 상호 접속층에서 알루미늄내 바나듐 농도 함수로서 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 도전체 12 : 몸체
14 : 실리콘 기판 16 : 산화물층
22 : 마스크
본 발명은 반도체 장치 구조체에 관한 것으로, 소량의 바나듐을 갖는 알루미늄 도전층을 몸체의 표면상에 패턴화시킨 반도체 장치에 관한 것이다.
알루미늄은 반도체 장치에서 전기적 상호 접속용으로 사용되는 주요 도전 재료이다. 집적 회로에서 상부 상호 접속층은 일반적으로 알루미늄 합금으로 이루어진다. 알루미늄이 유력한 이유는 낮은 고유저항과. 실리콘 이산화물에 대한 우수한 접착성과, 저가이며, 손쉬운 결합 및 우수한 에칭 능력을 갖기 때문이다.
상호 접속층을 열화시키는 주요 현상중의 하나는. 전류가 상호 접속부를 지날때 상호 접속부의 원자의 위치가 물리적으로 변화되는 전자이동(eletromigration)현상이다. 이로 인하여 회로의 저항값이 증가하고 개방 회로 고장이 발생할 수 있다. 만일, 상호 접속층이 순수 알루미늄만으로 구성되면. 전자이동에 의한 고정은 훨씬 빨리 발생한다.
전자 이동을 막기 위해 하나 또는 그 이상의 불순물이 알루미륨내에 사용된다. 예를들어,1중량%의 실리콘 및 0.5 내지 4중량%의 구리로 형성된 알루미늄 합금은 순수 알루미늄보다 상당히 우수한 전자이동 저지력을 갖는다. 1984년 10월 제이. 토우너에 의한 반도체 기술지 제27권, 제197 내지 200페이지의 ″웨이퍼 레벨에서 박막 필름의 전자이동 실험″을 참조하라. 그러나, 구리는 휘발성의 할로겐 화합물을 형성하지 않는다. 이러한 이유로 하여 할로겐계의 플라즈마로 상호 접속부를 에칭하고자 하는 경우에는 구리의 사용을 제한한다.
에이취. 하워드 등에 의한 미합중국 특허 제4,154,874호 및 제4,017,890호에서, 알루미늄 및 적어도 하나의 전이 금속으로 형성된 1개 이상의 금속간 화합물을 포함하는 영역이 존재하는 다상(multi-phase) 알루미늄 합금을 이용함으로써, 전자이동이 감소될 수 있는 것으로 기재되어 있다. 금속간 재료는 적어도 2중량%의 상호 접속부로 이루어진다. 상기 하워드 등에 의한 처리공정은 반도체 장치와 같은 몸체상에 알루미늄 및 전기 재료를 부착시키는 단계와, 금속간 화합물을 생성하도록 충분히 높은 온도로 그 구조체를 어닐링하는(annealing) 단계 및, 다상 결정 구조체내에서 상호 접속부를 한정하도록 최종 합금층의 일부를 제거하는 단계를 포함한다.
하워드 등에 의해 연구된 전이 금속중의 한금속으로는 금속간 종류로서 VAl7및 V4Al23을 형성하는 바나듐이 있다. 바나듐의 연구는 흥미있는데, 이것은 바나듐이 휘발성 할로겐 화합물을 형성하며, 이로써, 플라즈바 에칭에 아주 적합하기 때문이다. 그러나, 하워드 등의 Al-V 합금의 저항률(resistivity)은 미래의 다수의 집적 회로 응용에 있어서 매우 높게 나타난다.
본 발명에 따라서, 소량의 바나듐을 포함하는 알루미늄으로 이루어진 패턴화된 전기적 도전층을 갖는 구조체는, 그 층에 걸쳐 균일하게 분포된 0.01 내지 0.3중량%의 바나듐을 포함하는 것을 특징으로 한다. 상기 구조체는 상기 층이 패턴화 및 어닐링된 이후, 필요한 비율만큼 알루미늄 및 바나듐층을 그 몸체상에 부착함으로써 생성된다.
상기 바나듐-함유 알루미늄 합금은, 특히 바나듐 레벨이 0.3%인 경우에 우수한 전자이동 특성을 갖는다. 최저저항률(resistivity)은 순수 알루미늄의 저항률보다 약 30%크며, 이것은 집적 회로 사용에 상당히 적합한 것이다. 패턴화된 층의 상부 표면은 소량의 실리콘을 갖는 알루미늄 합금 또는 순수 알루미늄만으로 형성된 표면보다 상당히 평탄하다. 소량의 바나듐은 기판 접착 또는 결속성에 영향을 주어서는 안된다. 또한 본 발명의 합금은 할로겐계의 플라즈마에서 쉽게 에칭될 수 있다.
본 발명은 도면을 참조하여 더욱 상세하게 설명될 것이다.
도면 및 양호한 실시예의 설명에서 동일하거나 매우 유사한 아이템을 나타내는데에 동일 도면 부호를 사용한다.
제1도는 단결정 실리콘 기판(14) 및 실리콘 이산화물층(16)으로 이루어진 몸체(12)의 상부 표면상에, 패턴화된 전기적 도전 상호 접속층(10)이 놓여 있는 구조체를 도시한다. 기판(14)은 다수의 N형 P형 영역(도시안됨)을 포함할 수도 있다. 상호 접속층(10)은 제1도의 절연층(16)을 통하는 개구(18)에 의해 소정의 도핑된 영역과 접촉한다. 텅스텐 또는 티타늄-텅스텐등의 장벽 재료 박막층(도시안됨)이 층(10)과 기판(14)사이의 개구(18)내에 놓일 수도 있다.
상호 접속층(10)은 0.01 내지 0.3중량%의 바나듐과, 알루미늄으로 이루어진다. 이 두금속은 실제로 단상결정 구조체이며, 때로는 고체 용액으로 언급되기도 하는데, 상기 구조체에서 바나듐은 알루미늄 전체에 결쳐 실제로 균일하게 분포된다. 층(10)은 바나듐과 알루미늄으로 형성된 금속간 화합물을 본질적으로 포함하는 것은 아니다.
보다 구체적으로, 알루미늄내에서의 바나듐의 평형 상태 고체 용해도는 450℃에서 약 0.13중량% V이다. 바나듐 농도가 약 0.13중량% 또는 그보다 작다면, 층(10)의 성분들은 부적합하게도 단상을 형성한다. 만일, 바나듐량이 0.3중량%까지 상승하면 중대한 변화는 없다. 예를들어, 약 0.2중량% V를 함유하는 도전체(10)의 어닐링(450℃에서 35분)후의 샘플을 투과 전자 현미경으로 분석하는 동안, V-Al 금속간 화합물은 명확하게 구별되지 않는다. 약 0.4중량% V의 어닐링(450℃에서 35분간)후의 샘플에서는 금속간 화합물의 형성이 거의 관찰되지 않는다. 이것으로 볼때, 층(10)내의 알루미늄 및 바나듐은 0.13 내지 0.3중량% V범위에서 본질적으로 단상 결정으로 있는 것으로 파악된다.
층(10)내의 단상 구조체는, 결정 구조체가 하나 또는 그 이상의 금속간 화합물을 갖는 다상일때 존재하는 자항률보다 더 큰 저항률을 갖는다. 또, 단상 구조체는, 부식 감수성을 용이하게 감소시킴과 함게 할로겐계 플라즈마에서의 에칭을 용이하게 할 수 있다.
층(10)은 또한 알루미늄 및 바나듐 전체에 걸쳐 실제로 균일하게 분포된 4중량%까지의 실리콘을 함유할 수도 있다. 실리콘이 존재하는 경우, 그 양은 보통 1중량%이다. 비록 실리콘이 알루미늄과 규화물을 형성하지 않지만, 층(10)에 존재하는 실리콘은 금속간 화합물을 쉽게 형성하게 한다. 그럼에도 불구하고, 층(10)은 바나듐 및 실리콘의 양이 각기 0.3중량% 및 1중량% 이하일때. Al-V-Si 화합물을 거의 함유하지 않는다.
제2a 내지 2d도는 제1도의 구조체가 어떻게 제조되는가를 도시한다. 출발 재료는 몸체(12)인데 여기에서 산화물 충(16)은 기판(14)의 상부를 따라 종래의 열적 산화 또는 부착 기술에 따라 형성된다. 종래의 마스킹 및 에칭 처리를 이용하여 절연층(16)내에 개구(18)를 뚫어, 제2a도에 도시된 구조체가 형성된다. 장벽 금속층은 종래의 기술에 따라 형성된다.
상기 구조체는 다중 통과 DC 플래너 마그네트론 시스템과 같은 스퍼터링 장치의 부착 체임버(chamber)에 배치된다. 이 체임버는 낮은 압력(예로, 7×10-5Pa)으로 핌프되며 다시 25pa의 최대 압력까지 아르곤으로 채워진다. 체임버 압력은 약 0.2Pa까지가 적합하다. 그때 알루미늄 및 바나듐은 단일 부착 소스로부터 1.6킬로와트의 목표 전력으로 스퍼터링되어, 0.01 내지 0.3중량% 범위내의 선택된 값의 소량의 바나듐과, 알루미늄으로 구성된 도전층(20)이 형성된다. 만일 최종 합금이 실리콘을 함유하는 경우, 이것은 또한 부착 소스로부터 제공된다. 층(20)의 두께는 약 0 5마이크론이다. 이 구조체는 제2b도에 도시된 바와같이 명백히 나타난다.
상기 구조체를 스퍼터링 부착 체임버로부터 제거한 후, 상부층(20)상에 감광성 내식막 마스크(22)를 형성하도록 표준광석판 인쇄 기술이 제2도에 도시된 바와같이 이용된다. 층(20)의 노출된 부분은 종래의 Cl 함유 플라즈마에서 제거되어, 제2d도에 도시된 바와같은 패턴화된 상호 접속층(10)이 생성된다.
상기 구조체는 400 내지 500℃ 범위의 온도에서 10 내지 480분 동안 어닐링된다. 어닐링 단계는 30 내지 35분 동안 450°에서 양호하게 이루어진다. 어닐링 처리는 층(10)에서 그레인(grain) 주조체를 안정되게 하고, 그 저항률을 감소시키며, 기판(14)과 우수한 접착을 갖게 한다.
제3a도는 0중량% Si 및 1중량% Si를 갖는 도전체(10)의 샘플에 대한 바나듐 농도의 함수로써 저항률 변화에 대한 실험적인 데이타를 도시한다. 점선(24)으로 도시된 4마이크로 오옴-센티미터의 저항률은 미래의 집적 회로 응용에 적합한 최대값으로 초기 설정된더. 한편, 바나듐을 함유하지 않은 Al 합금에 비해 Al-V합금의 속도의 손실은 너무 크게 된다. 제3a도에 도시된 데이타를 참조하여, 합금(예로, 층(10 또는 20))내의 허용가능한 바나듐의 최대 농도의 약 0.3중량% 바나듐이다.
전자이동 특성을 판단하기 위해 2,000마이크론의 길이 및 4마이크론의 폭을 갖는 도전체(10)의 샘플에 대해 내구성 실험이 실행된다. 실험 기간을 최소화하기 위해, 어떠한 표면 안정화 코팅도 샘플에서 사용되지 안는다. 내구성 실험은 상기 언급한 토우너에 의한 공정에 따라 실행된다. 제3b도는 0중량% Si 및 1중량% Si를 갖는 Al-V 합금의 실험결과를 도시한 것이다. 도면에 도시된 바와같이. 중간의 감쇠 시간은, 바나듐이 존재하지 않은 때의 비교적 낮은 레벨로부터, 약 0.3중량%의 바나듐이 존재하는 플래토우(plateau) 영역까지 상승한다.
본 발명이 특정 실시예에 의해 설명되었지만, 본 설명은 예증을 목적하는 했으며 특허청구된 발명의 범주를 제한하는 것은 아니다. 예를들어, 본 발명의 알루미늄-바나듐 합금은 반도체 장치와는 다른 몸체의 표면에서 전기적 상호 접속부로서 사용될 수 있다. 알루미늄 및 바나듐은 증착 기술을 이용해서 부착될 수 있다. 다수의 부착 소스를 사용할 수 있다. 상호 접촉층이 실질적으로 알루미늄으로 되어 있는 한, 바나듐 및 실리콘 이외의 원소가 상호 접속층에 있을 수도 있다. 어닐링 처리는 패턴화 단계 이전에 실행될 수 있다. 이리하여 다양한 변경, 변화 및 응용이 본 발명의 정신 및 범주를 벗어남이 없이, 첨부된 청구범위에 한정되도록 본 기술에 숙련된 자들로부터 실현될 수 있다.

Claims (4)

  1. 몸체(12)와, 상기 몸체의 표면상에서 소량의 바나듐을 갖는 알루미늄으로 구성된 전기적으로 패턴화(pattern)된 도전층(10)을 구비하는 반도체 장치에 있어서, 상기 도전층(10)은 그 층에 실질적으로 균일하게 분포된 고체 용액내에 0.01 내지 0.3중량%의 바나듐을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 도전층(10)은 0.13중량% 이하의 바나듐을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 도전층(10)은 4중량%까지의 실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 소량의 바나듐을 갖는 알루미늄으로 이루어진 전기적 도전층(20)이 몸체(12)의 표면상에 부착되며, 그후, 상기 도전층이 패턴화 및 어닐링되는 제1항에 따른 반도체 장치의 제조 방법에 있어서, 단일 소스로부터 알루미늄 및 바나듐을 스퍼터링하여 상기 도전층(20)이 부착될 때, 부착된 상기 도전층은 0.01 내지 3중량% 바나듐을 포함하고 400 내지 500℃의 온도에서 10 내지 480분 동안 어닐링되는 것을 특징으로 하는 반도체 장치 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0521163B1 (en) * 1991-01-17 1997-05-28 Ryoka Matthey Corporation Aluminum alloy wiring layer, manufacturing thereof, and aluminum alloy sputtering target
US5330629A (en) * 1992-12-15 1994-07-19 At&T Bell Laboratories Method for depositing aluminum layers on insulating oxide substrates
US6965190B2 (en) 2001-09-12 2005-11-15 Sanyo Electric Co., Ltd. Surface acoustic wave device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4017890A (en) * 1975-10-24 1977-04-12 International Business Machines Corporation Intermetallic compound layer in thin films for improved electromigration resistance
JPS58103168A (ja) * 1981-12-16 1983-06-20 Fujitsu Ltd 半導体装置
US4525734A (en) * 1983-03-21 1985-06-25 Syracuse University Hydrogen charged thin film conductor
US4566177A (en) * 1984-05-11 1986-01-28 Signetics Corporation Formation of electromigration resistant aluminum alloy conductors
JPS6132444A (ja) * 1984-07-24 1986-02-15 Hitachi Ltd 集積回路装置
JPS6193647A (ja) * 1984-10-12 1986-05-12 Fujitsu Ltd 半導体装置
JPS6199372A (ja) * 1984-10-22 1986-05-17 Hitachi Ltd 電極配線

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JPS62244150A (ja) 1987-10-24

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