Claims (5)
입력 데이타 비트 스트림에서 동기 신호를 검출하는 제1동기 검출 수단과, 상기 제1동기 검출 수단의 출력을 코드워드 크기의 주기적인 펄스를 출력하는 동기 카운트 수단과, 상기 제1동기 검출 수단의 출력을 바이트 단위의 동기 신호로 변환하여 상기 동기 카운트 수단의 출력과 일치하는지 비교하는 제2동기 검출 수단과, 제2동기 검출 수단에서 비교한 신호들이 일치하면 동기 신호를 일정 간격으로 출력하는 제3동기 검출수단과, 상기 제2동기 검출 수단의 출력에서 에러를 검출하면 카운트하여 상기 제3동기 검출 수단에 리세트 신호를 출력하여 주기적인 동기 신호를 보상하는 동기 에러 검출 수단과, 상기 동기 카운트 수단의 출력에 따라 동기 펄스를 발생시켜 카운트하여 일정값이 되면 상기 동기 에러 검출 수단을 리세트시키는 에러 검출 리세트 수단으로 구성한 것을 특징으로 하는 직렬 비트 스트림의 동기 에러 보상 회로.A first synchronous detecting means for detecting a synchronous signal in an input data bit stream, a synchronous counting means for outputting a periodic pulse of codeword magnitude to the output of said first synchronous detecting means, and an output of said first synchronous detecting means Second synchronous detection means for converting into a sync signal in units of bytes and comparing with the output of the synchronous counting means, and third synchronous detection for outputting a synchronous signal at regular intervals when the signals compared by the second synchronous detection means match. Means, a synchronous error detecting means for counting when an error is detected at the output of said second synchronous detecting means and outputting a reset signal to said third synchronous detecting means to compensate for the periodic synchronizing signal, and an output of said synchronous counting means An error detection reset for generating a synchronous pulse and counting the reset pulse to reset the synchronous error detecting means. A synchronous error compensating circuit for a serial bit stream, comprising means.
제1항에 있어서, 제1동기 검출 수단은 비트 스트림의 동기 신호를 기준 신호와 비교하는 동기 비교기(11)와, 이 동기 비교기(11)에서 기준 신호와 동기 신호가 일치하면 동기 펄스를 발생시키는 동기 발생부(12)와, 동기 에러 검출 수단의 출력에 리세트되어 상기 동기 발생부(12)의 출력에 따라 윈도우를 설정하는 동기 윈도우 설정부(13)와, 이 동기 윈도우 설정부(13)의 출력내에 입력된 상기 동기 비교기(11)의 출력을 동기 신호로 검출하여 출력하는 동기 검출부(14)로 구성한 것을 특징으로 하는 직렬 비트 스트림의 동기 에러 보상 회로.2. The first synchronous detecting means generates a synchronous pulse when the synchronous comparator 11 compares the synchronous signal of the bit stream with a reference signal, and the reference signal and the synchronous signal coincide with the synchronous comparator 11. A synchronization window setting unit 13, which is reset to the output of the synchronization error detecting means and sets a window in accordance with the output of the synchronization generation unit 12, and this synchronization window setting unit 13 And a synchronization detector (14) for detecting and outputting the output of the synchronization comparator (11) input into the output of the synchronization signal as a synchronization signal.
제1항에 있어서, 제2동기 검출 수단은 제1동기 검출 수단의 비트 출력을 바이트 단위의 동기 신호로 변환하는 동기 검출부(15)와, 이 동기 검출부(15)의 출력과 동기 카운트 수단의 출력이 일치하는지 비교하는 동기 비교기(16)로 구성한 것을 특징으로 하는 직렬 비트 스트림의 동기 에러 보상 회로.2. The second synchronization detecting means according to claim 1, wherein the second synchronization detecting means includes a synchronization detecting unit (15) for converting the bit output of the first synchronization detecting unit into a synchronization signal in units of bytes, and an output of the synchronization detecting unit (15) and an output of the synchronization counting means. And a synchronous comparator (16) for comparing with each other.
제1항에 있어서, 제3동기 검출 수단은 제2동기 검출 수단에서 동기 비교기(16)에서 비교한 신호가 일치할 때 동기 신호를 출력하는 동기 검출부(21)와, 이 동기 검출부(21)의 출력을 입력받아 일정 간격으로 동기 신호를 출력할 때 동기 에러 검출 수단의 출력에 따라 보상시키는 동기 비교 카운터(22)로 구성한 것을 특징으로 하는 직렬 비트 스트림의 동기 에러 보상 회로.3. The third synchronous detecting means includes: a synchronous detecting part (21) for outputting a synchronous signal when the signals compared by the synchronous comparator (16) in the second synchronous detecting means are matched; A synchronous error compensating circuit for a serial bit stream, characterized by comprising a synchronous comparison counter (22) which compensates according to the output of the synchronous error detecting means when receiving an output and outputting a synchronous signal at regular intervals.
제1항에 있어서, 동기 에러 검출 수단은 제2동기 검출 수단의 동기 비교기(16)에서 비교한 신호가 일치하지 않을 때 리세트 신호를 제1동기 검출 수단의 동기 윈도우 설정부(13), 동기 카운트 수단 및 제3동기 검출 수단의 동기 비교기(22)에 출력하도록 구성한 것을 특징으로 하는 직렬 비트 스트림의 동기 에러 보상 회로.2. The synchronization error detecting means according to claim 1, wherein the synchronization error detecting means synchronizes the reset signal when the signal compared by the synchronization comparator 16 of the second synchronization detecting means does not match. And outputting to the synchronous comparator (22) of the counting means and the third synchronous detecting means.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.