KR950005246B1 - Sync signal detection system of digital vcr - Google Patents
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Abstract
Description
제1도는 일반적인 디지탈 비이씨알의 동기 검출 블록도.1 is a synchronization detection block diagram of a general digital BC.
제2도의 (a) 내지 (e)는 일반적인 디지탈 브이씨알에서의 동기 검출 타이밍도.2A to 2E are synchronous detection timing diagrams of general digital BCs.
제3도는 본 발명의 디지탈 브이씨알의 동기 검출 블록도.3 is a synchronization detection block diagram of a digital VRL of the present invention.
제4도는 제3도에서 강제 수평동기신호 발생부의 상세 회로도.4 is a detailed circuit diagram of a forced horizontal synchronization signal generator in FIG.
제5도는 제3도에서 제어부의 상세 회로도.5 is a detailed circuit diagram of the control unit in FIG.
제6도의 (a) 내지 (e)는 본 발명의 동기 보상을 설명하기 위한 제3도 각부의 파형도.6 (a) to 6 (e) are waveform diagrams of respective parts of FIG. 3 for explaining synchronization compensation according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 병렬클럭 발생부 20 : 동기 검출부10: parallel clock generator 20: synchronization detector
30 : 원도우 제어부 40 : 직렬/병렬 변환기30: window control unit 40: serial / parallel converter
50 : 지연기 60 : 강제 수평동기 발생부50: delay 60: forced horizontal synchronization generating unit
70 : 제어부70: control unit
본 발명은 디지탈 브이씨알의 동기 검출에 관한 것으로, 특히 한 트랙내에서 첫번째 실제 데이타의 동기 검출 실패시 이에 대한 보상을 실시하여 한 트랙내에서의 동기의 갯수를 항상 일정하게 유지시켜주는데 적당하도록한 디지탈 브이씨알의 동기 검출 시스템에 관한 것이다.The present invention relates to the synchronization detection of digital VRL. In particular, the present invention relates to the synchronization detection of a first VD in a track, and compensates for the failure of the first actual data in a track so that the number of synchronizations in a track is always kept constant. A synchronization detection system of digital VRC is provided.
제1도는 일반적인 디지탈 브이씨알의 동기 검출 브록도로서 이에 도시한 바와 같이, 검출된 동기신호에 맞추어 브이씨알로부터 입력되는 직렬 클럭신호(SCLK)를 병렬 클럭신호(PCLK)로 변환하는 병렬 클릭 발생부(1)와, 직렬데이터(Sdata)로부터 동기신호(Sync)를 검출해내는 동기 검출부(2)와, 동기신호(Sync)를 검출하기 위한 범위를 지정해주는 원도우를 열어주며 중간에 검출되지 않은 동기신호(Sync)를 보상해 줄 카운트된 동기신호를 발생시키는 원도우 제어부(3)와, 검출된 동기신호(Sync)에 동기되어 직렬 데이터(Sdata)를 병렬 데이타(Pdata)로 변환하는 직렬/병렬 변환기(4)와, 상기 직렬/병렬 변환기(4)에서 출력되는 병렬 데이타와 동기 검출부(2)에서 출력되는 동기신호(Sync)의 타이밍을 맞추어주는 지연기(5)로 구성된 것으로, 이와 같이 구성된 종래 시스템의 작용을 제2도를 참조하여 설명하면 다음과 같다.FIG. 1 is a general digital sync detection block diagram of a digital BC. As shown in FIG. 1, a parallel click generation unit converts a serial clock signal SCLK inputted from a VC into a parallel clock signal PCLK in accordance with the detected synchronization signal. (1), a synchronization detector (2) for detecting a synchronization signal (Sync) from the serial data (Sdata), and a window for specifying a range for detecting the synchronization signal (Sync), which opens a window that is not detected in the middle. A window control unit 3 for generating a counted synchronization signal to compensate for the signal Sync, and a serial / parallel converter for converting the serial data Sdata into the parallel data Pdata in synchronization with the detected synchronization signal Sync. (4) and a delayer 5 for matching the timing of the parallel data output from the serial / parallel converter 4 and the synchronization signal Sync output from the synchronization detection unit 2, the conventional configuration configured as described above. System Will now be described with reference to FIG. 2 for the following:
기록매체인 테이프에 데이타를 기록할때 비교적 헤드 스위칭 부분에서 에러가 많이 발생하므로 더미(Dummy) 데이타를 이 부분에 기록하고, 그 이후에 실제의 데이타를 기록하게 되는데, 이때, 원도우 제어부(3)에서 더미 수평동기신호(DHSync)를 발생시켜 더미부분의 동기신호로 사용하고, 실제 데이타 부분의 첫번째 동기신호(더미를 포함하여 3번째)는 윈도우에 관계없이 동기신호(Sync)를 검출한다.When data is recorded on the tape, which is a recording medium, a relatively large number of errors occur in the head switching part. Therefore, dummy data is recorded in this part, and then actual data is recorded. In this case, the window controller 3 Generates a dummy horizontal synchronization signal (DHSync) to be used as a synchronization signal of the dummy part, and the first synchronization signal (the third including a dummy) of the actual data part detects the synchronization signal (Sync) regardless of the window.
이렇게 해서 검출된 동기신호(Sync)를 기준으로 이후에는 원도우 범위내에서만 동기신호(Sync)를 검출하게 되며, 동기검출에 실패하였을 경우, 검출된 동기신호(Sync)를 기준으로 171클럭(1동기블럭 사이즈)씩 카운트하여 생성되는 신호(C171)를 출력하게 된다.In this way, based on the detected sync signal Sync, the sync signal Sync is detected only within the window range. If the sync detection fails, 171 clocks (1 sync) are detected based on the detected sync signal Sync. A signal C171 generated by counting block sizes) is output.
한편, 직렬/병렬 변환기(4)는 상기의 과정을 통해 발생된 동기신호(Sync)를 기준으로 하여 직렬 데이타(Sdata)를 10비트 단위로 분리하여 병렬 데이타(Pdata)로 변환시키며, 병렬 클럭신호(PCLK)로 이에 동기시켜 발생하게 된다.Meanwhile, the serial / parallel converter 4 converts the serial data Sdata into 10-bit units on the basis of the synchronization signal Sync generated through the above process, and converts the serial data into parallel data Pdata. It is generated in synchronization with (PCLK).
그러나 이와 같이 종래의 시스템은 실제 데이타의 첫번째 동기신호를 검출함에 있어서, 에러등의 영향으로 그 동기신호를 검출하지 못하고 다음의 동기신호를 검출하는 경우, 더미 수평동기와 실제 데이타의 첫번째 동기신호 사이에 존재하는 동기신호가 빠지게 되어 1트랙내에서 검출된 동기신호의 갯수가 달라지게 된다. 이러한 상황은 실제 데이타의 첫번째 동기신호 뿐만아니라 두번째, 세번째 동기신호에 대해서도 계속 발생할 수 있으므로 각각의 트랙내에서 동기신호의 갯수가 많이 달라질 우려가 있고, 이로 인하여 데이타 포맷팅이 곤란하게 되는 문제점이 있었다.However, in the conventional system, however, when detecting the first synchronization signal of the actual data, when the next synchronization signal is not detected due to an error or the like and the next synchronization signal is detected, between the dummy horizontal synchronization and the first synchronization signal of the actual data. The synchronization signals present in the track are eliminated and the number of synchronization signals detected in one track is changed. This situation may occur not only for the first synchronizing signal but also for the second and third synchronizing signals of the actual data, so that the number of synchronizing signals in each track may vary considerably, thereby making data formatting difficult.
본 발명은 이와 같은 종래의 결함을 해결하기 위하여 1트랙내에서 실제 데이타의 동기 검출 실패시 이에 대한 보상을 실시하여 1트랙내에서 동기신호의 갯수를 항상 일정하게 유지할 수 있게 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.In order to solve such a conventional defect, the present invention has been devised to compensate for the failure of real data synchronization in one track so that the number of synchronization signals can be kept constant in one track. It demonstrates in detail by one figure.
제3도는 본 발명의 디지탈 브이씨알의 동기 검출 블록도로서 이에 도시한 바와 같이, 검출된 동기신호에 맞추어 브이씨알로부터 입력되는 직렬 클릭신호(SCLK)를 병렬 클릭신호(PCLK)로 변환하는 병렬 클럭 발생부(10)와, 직렬데이타(Sdata)로부터 동기신호(Sync)를 검출해내는 동기 검출부(20)와, 동기신호(Sync)를 검출하기 위한 범위를 지정해주는 원도우를 열어주며 중간에 검출되지 않은 동기신호(Sync)를 보상해줄 카운트된 동기신호를 발생시키는 윈도우 제어부(30)와, 검출된 동기신호(Sync)에 동기되어 직렬 데이타(Sdata)를 병렬 데이타(Pdata)로 변환하는 직렬/병렬 변환기 (40)와, 상기 직렬/병렬 변환기(40)에서 출력되는 병렬 데이타와 동기 검출부(20)에서 출력되는 동기신호(Sync)의 타이밍을 맞추어주는 지연기(50)와, 실제 데이타의 첫번째 동기 부분이 검출에 실패하였을 때 이를 보상해주는 강제 수평동기 발생부(60)와, 상기 강제 수평동기 발생부(60)의 동기 발생을 제어하는 제어부(70)와, 상기 동기검출부(20)에서 츨력되는 동기신호와 강제 수평동기 발생부(60)에서 출력되는 동기신호를 앤드조합하여 이를 상기 지연기(50)의 입력으로 공급하는 앤드게이트(AD)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제4도 내지 제6도를 참조하여 상세히 설명하면 다음과 같다.3 is a synchronous detection block diagram of a digital BC of the present invention, as shown in FIG. 3, in which a parallel clock for converting a serial click signal SCLK inputted from a VRC into a parallel click signal PCLK in accordance with the detected synchronization signal is shown. The generator 10, the synchronization detector 20 that detects the synchronization signal Sync from the serial data Sdata, and a window for specifying a range for detecting the synchronization signal Sync are opened and are not detected in the middle. Window control unit 30 for generating a counted synchronization signal to compensate for the unsynchronized signal Sync, and serial / parallel for converting serial data Sdata into parallel data Pdata in synchronization with the detected synchronization signal Sync. The first synchronization of the real data and the delayer 50 for matching the timing of the converter 40, the parallel data output from the serial / parallel converter 40 and the synchronization signal Sync output from the synchronization detector 20. Part of the detection Forced horizontal synchronous generator 60 to compensate for the loss, the control unit 70 for controlling the synchronization of the forced horizontal synchronous generator 60, the synchronization signal output from the synchronous detection unit 20 and forced An AND gate (AD) for AND-combining the synchronization signal output from the horizontal synchronization generator (60) and supplying it to the input of the retarder (50), wherein the operation and effect of the present invention configured as described above are attached. A detailed description with reference to FIGS. 4 to 6 is as follows.
브이씨알로부터 입력되는 직렬 클릭신호(SCLK)는 병렬 클럭신호 발생부(10)에 의하여 병렬 클릭신호(PCLK)로 변환되어 직렬/병렬 변환기(40)에 공급되고, 동기 검출부(20)는 윈도우 제어부(30)의 제어를 받아 직렬 데이타(Sdata)로부터 동기신호( Sync)를 검출하여 이를 상기 직렬/병렬 변환기(40)측으로 출력하게 되며, 이에따라 상기 직렬/병렬 변환기(40)는 검출된 동기신호(Sync)에 동기하여 직렬 데이타(Sdata)를 병렬 데이타(Pdata)로 변환하여 출력하게 된다.The serial click signal SCLK, which is input from V-SR, is converted into the parallel click signal PCLK by the parallel clock signal generator 10 and supplied to the serial / parallel converter 40, and the synchronization detector 20 is a window controller. The control unit 30 detects the synchronization signal Sync from the serial data Sdata and outputs the synchronization signal Sync to the serial / parallel converter 40. Accordingly, the serial / parallel converter 40 detects the detected synchronization signal (S). In synchronization with Sync, serial data Sdata is converted into parallel data Pdata and output.
한편, 강제 수평동기신호 발생부(60)는 병렬 클릭신호(PCLK)를 이용하여 검출된 동기신호(Sync)를 카운트하게 되는데, 이 카운트값은 1동기블럭 사이즈인 171클럭 보다 큰 값으로 세팅되어야 하며, 이 값은 데이타(LD0-LD7) 값으로 결정된다.On the other hand, the forced horizontal synchronization signal generator 60 counts the detected synchronization signal Sync by using the parallel click signal PCLK, and this count value should be set to a value larger than 171 clocks of one synchronization block size. This value is determined by the data (LD0-LD7) value.
상기 검출된 동기신호(Sync)가 강제 동기신호 발생부(60)에 입력될때마아 데이타(LD0-LD7)의 값을 로드하여 강제 수평동기신호 발생부(60)의 카운터(61), (62)에서 FFh(h: 16진수)까지 카운트되는 순간 강제 동기신호를 발생시키게 되는데, 예를들어 상기 데이타(LD0-LD7)의 값이 OOh인 경우에는 FFh(=225)를 카운트하는 것이며, 23h인 경우에는 FFh-23h=DCh(=220)을 카운트하는 것이다.When the detected synchronization signal Sync is input to the forced synchronization signal generator 60, the values of the data LD0-LD7 are loaded so that the counters 61 and 62 of the forced horizontal synchronization signal generator 60 are loaded. At the time of counting up to FF h ( h : hexadecimal), a forced synchronization signal is generated. For example, when the value of the data LD0-LD7 is OO h , FF h (= 225) is counted. In the case of 23 h , FF h -23 h = DC h (= 220).
즉, 제6도의 (c)에서와 같이 더미 수평동기신호(DHSync)가 2개 발생된 후, 3번째의 동기신호 검출에 실패하게 되면, 제6도의 (b)와 같은 더미 수평동기신호(DHS ync)가 2번째 입력된 시점에서부터 1동기블럭 구간에 해당하는 값(171)이 카운터(61 ), (62)에서 모두 카운될때까지 수평동기신호(Sync)가 검출되지 않으므로 카운트한 값이 FFh가 되는 순간 강제로 수평동기신호(HSync)를 생성하여 제6도의 (d)에서와 같이 검출에 실패한 것을 보상하여주게 된다.That is, when two dummy horizontal synchronization signals DHSync are generated as shown in (c) of FIG. 6 and fail to detect the third synchronization signal, the dummy horizontal synchronization signals DHS as shown in (b) of FIG. Since the horizontal synchronization signal (Sync) is not detected until the value 171 corresponding to one synchronous block section is counted from the second input point of ync), the counted value is FF h. At this moment, the horizontal synchronization signal HSync is forcibly generated to compensate for the detection failure as shown in (d) of FIG.
이때, 상기 카운터(61), (62)에서 카운트되는 값이 1트랙내에서 발생될 동기신호의 갯수를 초과하는 것을 방지하기 위하여 제어부(70)는 카운터(71), (72)를 이용하여 동기신호(Sync)의 갯수가 136을 넘어서게 되는 순간 상기 강제 수평동기신호 발생부(60)에 인터럽트신호(INT)를 출력하여 그 카운터(61), (62)의 카운트 동작이 중지되게 한다.At this time, in order to prevent the value counted by the counters 61 and 62 from exceeding the number of synchronization signals to be generated in one track, the control unit 70 synchronizes using the counters 71 and 72. As soon as the number of signals Sync exceeds 136, the interrupt signal INT is outputted to the forced horizontal synchronization signal generator 60 to stop the counting operation of the counters 61 and 62. FIG.
상기 제어부(70)의 카운터(71), (72)는 제6도의 (a)와 같은 헤드스위칭 신호가 전환될때마다 윈도우 제어부(30)로부터 입력되는 클리어신호(T0)에 의하여 클리어된다.The counters 71 and 72 of the control unit 70 are cleared by the clear signal T0 input from the window control unit 30 whenever the head switching signal as shown in FIG. 6A is switched.
이상에서 상세히 설명한 바와 같이 본 발명은 한 트랙내에서 첫번째 실제 데이타의 동기 검출 실패시 강제로 이를 보상하여 줌으로써 1트랙내의 동기신호의 갯수가 항상 일정하게 되므로 데이타 포맷팅시 동기신호를 기준으로 모든 처리가 이루어져 데이타 포맷을 용이하게 실시할 수 있는 효과가 있다.As described in detail above, the present invention forcibly compensates for the failure of the first real data synchronization in one track, so that the number of synchronization signals in one track is always constant. The data format can be easily implemented.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020883A KR950005246B1 (en) | 1992-11-07 | 1992-11-07 | Sync signal detection system of digital vcr |
Applications Claiming Priority (1)
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| KR1019920020883A KR950005246B1 (en) | 1992-11-07 | 1992-11-07 | Sync signal detection system of digital vcr |
Publications (2)
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| KR940012354A KR940012354A (en) | 1994-06-23 |
| KR950005246B1 true KR950005246B1 (en) | 1995-05-22 |
Family
ID=19342693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920020883A KR950005246B1 (en) | 1992-11-07 | 1992-11-07 | Sync signal detection system of digital vcr |
Country Status (1)
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|---|---|
| KR (1) | KR950005246B1 (en) |
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1992
- 1992-11-07 KR KR1019920020883A patent/KR950005246B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012354A (en) | 1994-06-23 |
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