KR100209195B1

KR100209195B1 - A non-standard synchronous signal preventer

Info

Publication number: KR100209195B1
Application number: KR1019960042358A
Authority: KR
Inventors: 최영도
Original assignee: 전주범; 대우전자주식회사
Priority date: 1996-09-25
Filing date: 1996-09-25
Publication date: 1999-07-15
Also published as: KR19980023015A

Abstract

본 발명은 디지탈 브이씨알의 재생과정에 있어서의 이상동기신호 방지장치에 관한 것으로, 특히 8/10 변환되지 않은 디지탈 데이타를 재생시에 동기신호와 데이타 패턴이 서로 겹침으로 인해 데이타 패턴내에 이상 동기신호가 포함되는 경우에 이를 무시하여 정확한 데이타의 복원이 이루어질 수 있도록 하는 이상동기신호 방지장치를 제공하는데 그 목적이 있다.More particularly, the present invention relates to an apparatus for preventing an abnormal synchronization signal in the course of reproducing a digital V-shaped signal, and more particularly, The present invention has been made to solve the above-mentioned problems occurring in the prior art.

상기의 목적은 제1게이트로부터 입력되는 비트를 카운트하여 일정 시기마다 그에 대한 카운트 결과를 출력하는 비트 카운터; 스위칭 펄스의 에지와 제2게이트로부터 출력되는 정상적인 동기신호를 입력받아 이를 논리조합하여 그 결과를 상기 비트 카운터에 공급하는 제1게이트; 상기 비트 카운터의 카운트 결과와 재생되는 직렬 데이타 패턴으로부터 검출된 동기신호를 논리조합하여 정상적인 동기 신호만을 검출하여 출력하는 제2게이트를 포함하여 구성됨으로써 달성된다.The above object is achieved by a semiconductor memory device comprising: a bit counter for counting bits input from a first gate and outputting a count result for a predetermined period; A first gate receiving a normal synchronization signal output from an edge of a switching pulse and a second gate, and logically combining the same to supply the result to the bit counter; And a second gate for logically combining the count result of the bit counter and the sync signal detected from the reproduced serial data pattern to detect and output only a normal sync signal.

Description

Abnormal synchronization signal preventing device

본 발명은 디지탈 브이씨알에 관한 것으로, 특히 테이프에 8/10 변환되지 않고 기록된 데이타의 재생시 그 디지탈 데이타의 1싱크 불럭에 대하여 재생하는 도중 동기 패턴과 데이타 패턴이 겹쳐 메인 데이타 내부에 비정상적인 동기신호가 검출되면 이를 무시하고 정상적인 동기신호만을 검출함으로써 정확한 데이타의 복원이 이루어질 수 있도록 하는 이상동기신호 방지장치에 관한 것이다.The present invention relates to a digital V-shaped grain, and more particularly to a digital V-shaped grain in which, when reproducing data recorded without being converted to 8/10 on a tape, a sync pattern and a data pattern are overlapped during reproduction of one sync block of the digital data, The present invention relates to an apparatus and method for preventing an abnormal synchronization signal from occurring when a signal is detected.

일반적으로 디지탈 브이씨알은 테이프에 데이타를 기록시에 이를 8/10 변환과정을 수행한 다음 직렬(serial) 데이타로 기록하게 되고, 재생시에는 테이프에 기록된 데이타의 동기신호를 기준으로 직렬 데이타를 병렬(parallel) 데이타로 변환함으로써 재생이 이루어진다.In general, digital VCRs are used to record data on a tape, perform 8/10 conversion process on the data, and then record the data in serial data. In reproducing, the VCR performs serial data parallel to the tape synchronizing signal (parallel data).

그러나, 이와같은 종래의 기술에 있어서 8/10 변환에 의해 데이타를 테이프에 기록시에는 동기신호 패턴과 데이타 패턴이 일치하지 않는 단일한 패턴을 사용할 수 있어서 동기신호의 검출에는 별 문제가 없으나, 8/10 변환을 하지 않고 데이타를 기록하는 경우에는 동기신호 패턴과 데이타 패턴이 겹치는 경우가 발생하여 재생시에 데이타 패턴을 동기신호 패턴으로 잘못 인식하는 경우가 발생함으로써 재생 품질이 떨어지는 문제점이 있다.However, in the conventional technique described above, when data is recorded on a tape by 8/10 conversion, a single pattern that does not match the synchronous signal pattern and the data pattern can be used, In the case of recording data without performing / 10 conversion, there is a case where a sync signal pattern and a data pattern overlap, and a data pattern is mistakenly recognized as a sync signal pattern at the time of reproduction.

본 발명은 상기의 단점을 개선하기 위하여, 테이프에 8/10 변환되지 않고 기록된 데이타의 재생시 그 디지탈 데이타의 1싱크 블럭에 대하여 재생하는 도중 동기신호 패턴과 데이타 패턴이 겹쳐 메인 데이타 내부에 비정상적인 동기신호가 검출되면 이를 무시하고 정상적인 동기신호만을 검출함으로써 정확한 데이타의 복원이 이루어질 수 있도록 하는 이상동기신호 방지장치를 제공하는데 그 목적이 있다.In order to solve the above-mentioned disadvantages, the present invention has been made to solve the above-mentioned disadvantages, and it is an object of the present invention to provide a method of reproducing data recorded on a tape, And an object of the present invention is to provide an apparatus for preventing an abnormal synchronization signal, which can accurately recover data by detecting only a normal synchronization signal when a synchronization signal is detected.

제1도는 본 발명 이상동기신호 방지장치가 포함된 디지탈 브이씨알의 직렬/병렬 변환장치를 나타낸 블럭도.FIG. 1 is a block diagram showing a serial / parallel converter of a digital VCSEL including an abnormal synchronization signal prevention device of the present invention; FIG.

제2도는 일반적인 1개의 동기 블럭의 데이타 구성을 나타낸 도.FIG. 2 is a diagram showing a data structure of a general synchronous block; FIG.

제3도는 제1도에 의거한 각 단의 출력 타이밍도.Fig. 3 is an output timing diagram of each stage based on Fig. 1; Fig.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

100 : 쉬프트 레지스터 110 : 동기신호 검출부100: shift register 110: synchronous signal detecting section

120 : 에지 검출부 130 : 카운터120: edge detection unit 130: counter

140, 201, 203 : 게이트 150 : 래치부140, 201, 203: gate 150: latch part

160 : 어드레스 발생부 200 : 이상 동기신호 방지부160: address generator 200:

202 : 비트 카운터202: Bit counter

상기의 목적을 달성하기 위해 본 발명에 의한 이상동기신호 방지장치는, 제1게이트(201)로부터 입력되는 비트를 카운트하여 일정 시기마다 그에대한 카운트 결과(OUT)를 출력하는 비트 카운터(202); 스위칭 펄스(SW. Pulse)의 에지와 제2게이트(203)로부터 출력되는 정상적인 동기신호(SYNDET2)를 입력받아 이를 논리조합하여 그 결과를 상기 비트 카운터(202)에 공급하는 제1게이트(201); 상기 비트 카운터(202)의 카운트 결과(OUT)와 재생되는 직렬 데이타 패턴으로부터 검출된 동기신호(SYNDETl)를 논리조합하여 정상적인 동기신호(SYNDET2)만을 검출하여 출력하는 제2게이트(203)를 포함하여 구성됨을 특징으로 한다.In order to achieve the above object, an apparatus for preventing an ideal synchronization signal according to the present invention comprises: a bit counter (202) for counting bits input from a first gate (201) and outputting a count result (OUT) A first gate 201 receiving a normal synchronization signal SYNDET2 outputted from the edge of the switching pulse SW and a second gate 203 and logically combining the result and supplying the result to the bit counter 202, ; And a second gate 203 for detecting and outputting only the normal synchronizing signal SYNDET2 by logically combining the count result OUT of the bit counter 202 and the synchronizing signal SYNDET1 detected from the reproduced serial data pattern .

이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

일반적으로 재생되는 1 동기블럭의 데이타는 제2도에 도시한 바와같이 총 112바이트로 구성되는데, 초기 2 바이트의 동기신호(SYNC), 1 바이트씩의 각 아이디(ID0, ID1, IDP), 99 바이트의 메인 데이타(MAIN DATA), 8 바이트의 패리티(PARITY)로 구성된다.As shown in FIG. 2, the data of one sync block to be reproduced is composed of a total of 112 bytes. The sync signal SYNC of the initial 2 bytes, each ID (ID0, ID1, IDP) Byte main data (MAIN DATA), and 8 bytes of parity (PARITY).

본 발명에서는 8/10 변환과정을 거치지 않고 기록퇸 데이타를 재생하는 과정중에서 제3도a에 도시한 바와같이 데이타 패턴과 동기신호 패턴이 겹쳐져 메인 데이타(MAIN DATA)의 중간에 동기신호 패턴과 동일한 데이타가 포함된 경우를 예를들어 설명한다.In the present invention, as shown in FIG. 3A, the data pattern and the synchronizing signal pattern are overlapped in the process of reproducing the recording data without performing the 8/10 conversion process, so that the synchronizing signal pattern is the same as the synchronizing signal pattern in the middle of the main data The case where data is included will be described as an example.

제3도a에 도시한 바와같이 직렬로 구성된 1 동기블럭의 데이타는 클럭(CLK)과 함께 쉬프트 레지스터(100)로 인가되어 그 특성에 따라 병렬의 데이타로 변환되어 출력되고, 에지 검출부(120)는 입력되는 스위칭 펄스(SW. Pulse)를 인가받아 그 에지를 검출하여 그에따라 리세트신호(RESET)를 발생하게 된다.As shown in FIG. 3 (a), the data of one serial synchronous block is applied to the shift register 100 together with the clock CLK, and is converted into parallel data according to the characteristics of the shift register 100, Receives an input switching pulse (SW. Pulse), detects the edge thereof, and generates a reset signal RESET accordingly.

이때, 상기 스위칭 펄스(SW. Pulse)의 하나의 펄스는 상기 데이타 패턴(DATA)의 비트와 동기된 신호가 된다.At this time, one pulse of the switching pulse SW is a signal synchronized with the bit of the data pattern DATA.

카운터(130)는 상기 클럭(CLK)을 인가받아 카운트하는 도중 상기 에지 검출부(120)로부터 출력되는 리세트 신호(RESET)에 의해 리세트됨과 아을러 그 순간에 카운트 결과를 출력하게 된다.The counter 130 is reset by the reset signal RESET output from the edge detector 120 during counting by receiving the clock CLK and outputs the count result at that moment.

한편, 동기신호 검출부(110)는 상기 쉬프트 레지스터(100)로부터 출력되는 재생된 1 동기블럭의 병렬 데이타를 인가받아 그에 동기신호만을 검출하여 출력하게 되는데, 메인 데이타(MAIN DATA)의 중간에 동기신호 패턴과 동일한 데이타가 포함되어 있게 되므로 제3도c에 도시한 바와같은 비정상적인 동기신호가 포함된 동기신호(SYNDET1)가 이상 동기신호 방지부(200)의 제2게이트(203)의 일측단자로 인가된다.On the other hand, the synchronizing signal detecting unit 110 receives the parallel data of the reproduced one sync block outputted from the shift register 100 and detects and outputs only the synchronizing signal to the synchronizing signal detecting unit 110. In the middle of the main data MAIN DATA, The sync signal SYNDET1 including the abnormal sync signal as shown in FIG. 3C is applied to one terminal of the second gate 203 of the abnormal sync signal prevention unit 200 do.

상기 에지 검출부(120)로부터 출력되는 리세트 신호(RESET) 즉, 에지 검출신호는 이상 동기신호 방지부(207)의 제1게이트(201)의 일측단자로 인가되고, 타측단자로는 제2게이트(203)로부터 출력되는 정상적인 동기신호(SYNDET2)를 인가받아 이를 오아(OR)조합하여 그 결과를 비트 카운터(202)로 인가하게 된다.The reset signal RESET output from the edge detector 120, that is, the edge detection signal is applied to one terminal of the first gate 201 of the abnormal synchronization signal prevention unit 207, A normal synchronization signal SYNDET2 output from the synchronization circuit 203 is applied to the bit counter 202 and the result is applied to the bit counter 202. [

상기 제1게이트(201)로부터 출력되는 결과는 상기 스위칭 펄스(SW. Pulse)가 데이타 패턴을 구성하고 있는 비트와 동기되어 있으므로, 상기 비트 카운터(202)는 이를 카운트하여 888 비트 이상이 카운트되면 제3도b에 도시한 바와같이 로직 하이의 신호를 출력(OUT)하게 된다.Since the result of the output from the first gate 201 is synchronized with the bit constituting the data pattern of the switching pulse SW, the bit counter 202 counts the result, and when the 888 bits or more are counted, 3, a logic high signal is output (OUT) as shown in FIG.

이는 곧 112 바이트로 구성된 1 동기불럭의 데이타에 대해서 동기신호 패턴은 항상 112 바이트(896 비트)마다 발생하므로 888 비트를 카운트하는 도중에 비정상적인 동기신호가 검출된다하더라도 이를 무시하고 정상적인 동기신호가 발생하기 직전인 888 비트까지를 카운트하고, 이후 889 비트부터 896번째 비트 사이에 발생하는 동기신호는 정상적인 동기신호라고 일단은 판단하게 된다.That is, even if an abnormal sync signal is detected during counting of 888 bits, since the sync signal pattern is always generated every 112 bytes (896 bits) for data of 1 sync block composed of 112 bytes, immediately before the occurrence of the normal sync signal 888 bits, and then determines that the sync signal occurring between bits 889 to 896 is a normal sync signal.

상기 비트 카운터(202)의 출력(OUT)은 제2게이트(203)의 타측단자로 입력되며, 상기 제2게이트(203)는 이를 동기신호 검출부(110)로부터 출력되는 동기신호(SYNDET1)(제3도c에 도시)와 앤드(AND)조합을 행함으로써 제3도d에 도시한 바와같이 동기신호의 중간에 포함된 비정상적인 동기신호가 무시된 정상적인 동기신호(SYNDET2)가 출력되어 상기 제1게이트(201) 및 어드레스 발생부(160), 그리고 제3게이트(140)에 입력된다.The output OUT of the bit counter 202 is input to the other terminal of the second gate 203 and the second gate 203 outputs the synchronous signal SYNDET1 3), a normal synchronous signal SYNDET2 having an abnormal synchronous signal included in the middle of the synchronous signal is ignored, as shown in Fig. 3 (d) The address generator 201, the address generator 160, and the third gate 140.

상기 제3게이트(140)는 정상적인 동기신호(SYNDET2)와 상기 카운터(130)로부터 출력되는 카운트 결과와 오아조합을 행함으로써 래치부(157)에 인에이블신호(EN)를 인가하게 되고, 상기 래치부(150)에서는 인에이블신호(EN)에 의해 상기 쉬프트 레지스터(100)로부터 출력되는 1 동기블럭의 병렬 데이타를 래치시킴으로써 데이타 패턴과 동기신호패턴이 일치되지 않은 정상적인 데이타(DATA)가 복원되어 출력된다.The third gate 140 applies the enable signal EN to the latch unit 157 by performing the OR operation on the normal sync signal SYNDET2 and the count result output from the counter 130, The latch unit 150 latches the parallel data of one sync block output from the shift register 100 by the enable signal EN so that normal data DATA that does not match the data pattern and the sync signal pattern is restored and output do.

또한, 상기 정상적인 동기신호(SYNDET2)는 에지검출부(120)의 리세트신호(RESET) 및 클럭(CLK)와 함께 어드레스 발생부(160)로 입력되어 재생신호 처리계의 메모리(미도시)에 상기 복원 데이타(DATA')가 저장될 번지 데이타(ADD)를 출력하게 된다.The normal sync signal SYNDET2 is input to the address generator 160 together with the reset signal RESET and the clock CLK of the edge detector 120 and is supplied to a memory And outputs the address data ADD in which the restoration data DATA 'is to be stored.

이상에서 상세히 설명한 바와 같이 본 발명에 의한 이상동기신호 방지장치는 동기신호 패턴과 데이타 패턴이 겹쳐 메인 데이타 내부에 비정상적인 동기신호가 검출되면 이를 무시하고 정상적인 동기신호만을 검출함으로써 정확한 데이타의 복원이 이루어질 수 있도록 하여 재생품질을 높힐 수 있는 효과가 있다.As described in detail above, the abnormal synchronization signal prevention apparatus according to the present invention can detect the abnormal synchronization signal in the main data by overlapping the synchronization signal pattern and the data pattern and detect the normal synchronization signal, So that the reproduction quality can be improved.

Claims

A bit counter for counting the bits input from the first gate and outputting the count result for each predetermined period; A first gate for receiving a normal synchronization signal output from an edge of a switching pulse and a second gate and for combining the resultant and supplying a result to the bit counter; And a second gate for logically combining a count result of the bit counter and a sync signal detected from a reproduced serial data pattern to output only a normal sync signal.

The apparatus according to claim 1, wherein the bit counter counts 888 bits each and outputs the result.

The apparatus according to claim 1, wherein the first gate is an OR gate.

2. The abnormal synchronization signal preventing apparatus according to claim 1, wherein the second gate is an AND gate.