KR890004227Y1 - Data missing circuit - Google Patents

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삼성전자 주식회사
정재은
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Abstract

내용 없음.No content.

Description

동기신호 파손시 데이타 손실방지 회로Data loss prevention circuit when synchronous signal is broken

제1도는 본 고안 시스템의 블럭다이야 그램.1 is a block diagram of the present invention system.

제2도는 동기신호 유무에 따른 본 고안 회로도의 각부 파형도.2 is a waveform diagram of each part of the circuit diagram of the present invention with and without a synchronization signal.

제3도는 본 고안의 회로도.3 is a circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 동기신호 검출부 20 : 동기신호 발생부10: sync signal detector 20: sync signal generator

30 : 동기재생회로 SR : 쉬프트레지스터30: Synchronous playback circuit SR: Shift register

N1,N2, N3: 노아게이트 FF1, FF2: 플립플롭N 1 , N 2 , N 3 : Noah gate FF 1 , FF 2 : Flip-flop

CN1: 카운터1 CN2: 카운터2CN 1 : Counter 1 CN 2 : Counter 2

A1, A2, A3: 앤드게이트 OR1- OR4: 오아게이트A 1 , A 2 , A 3 : AND gate OR 1 -OR 4 : OA gate

본 고안은 디지탈 오디오 테이프 레코더에서 동기신호 파손시 데이타 손실 방지회로에 관한 것으로 동기신호의 파손으로 인한 데이타의 손실을 최소로 줄이기 위한 것이다.The present invention relates to a data loss prevention circuit when a sync signal is broken in a digital audio tape recorder, and is to minimize data loss due to a breakdown of the sync signal.

본 고안은 제1도와 같은 시스템을 갖는 디지탈 오디오 테이프 레코더에 사용할 수 있는 것으로 테이프에 기록된 신호의 재생시 헤드(1)에 유기된 상태 신호를 데이타 재생 및 발진회로(2)의 발진 출력에 따라 동기검출부(3)에 인가시켜 동기신호를 검출한 후 데이타 상태 신호를 버퍼 메모리(4)를 통하여 복조부(5)에서 복조한 후 에러정정부(6)에서 에러를 교정시키어 디지탈 아날로그 변환기(7)를 통하여 스피커(S)로 출력하도록 구성되어 있다.The present invention can be used for a digital audio tape recorder having a system as shown in FIG. 1, in which the state signal induced in the head 1 is reproduced according to the oscillation output of the data reproduction and oscillation circuit 2 when the signal recorded on the tape is reproduced. After the synchronization signal is applied to the synchronization detecting unit 3 to detect the synchronization signal, the data state signal is demodulated by the demodulation unit 5 through the buffer memory 4, and the error correction unit 6 corrects the error. It is configured to output to the speaker (S) through.

따라서 데이타의 저장(memory)과 재생및 전송상에서는 데이타의 동기를 맞춰 주기위하여 1프레임(frame)의 데이타 전단에 동기신호를 실어서 사용하게되나 재생시 노이즈에 의하여 동기신호가 파손되는 경우에는 1프레임의 데이타까지 전부 손실되는 것이었다.Therefore, in order to keep data synchronized in the storage, playback, and transmission of data, a synchronization signal is put on the front end of a data frame. However, if the synchronization signal is damaged due to noise during playback, one frame is used. All of the data was lost.

따라서 동기신호에 파손을 방지하기 위하여 CRCC(Cyclic Redundancy Check Code)를 사용하게 되는데 저장용으로 사용하는 경우에는 데이타 처리속도가 떨어지게 되는 원인이 되며, 디지탈 오디오기기는 음을 재생시키는데 사용하기 때문에 아주 적은 데이타의 손실은 원음을 재생하는데 커다란 영향을 미치지 못하는 것이었다.Therefore, CRCC (Cyclic Redundancy Check Code) is used to prevent damage to the synchronization signal. When used for storage, the data processing speed is reduced, and digital audio equipment is used to reproduce sound. The loss of data had little effect on the reproduction of the original sound.

본 고안은 이와같은 점을 감안하여 동기신호의 파손을 방지할 수 있는 코드 변환방법을 사용하지 않아 데아타처리속도를 높히는 동시에 동기신호의 파손시 데이타 손실을 최소로 줄일수 있는 동기신호 파손시 데이타 복구회로를 제공하고자 하는 것으로 처음에는 비동기(asynchronous)상태로 동기신호를 검출하게되고 동기신호가 검출되면 동기(synchronous)상태로 데이타를 받아들이게 되며 데이타를 계속 받아들이다가 동기신호가 파손되어 검출하지 못하였다면 이를 카운트하여 연속적으로 3개 이상의 파손된 동기신호가 발견될때 데이타 받는 회로를 끊고 다시 비동기 상태로 동기신호를 찾게되므로써 동기신호만의 에러일 경우에 데이타의 손실을 막을 수 있고 데이타 효율도 증대시킬수 있도록 한것이다.In view of the above, the present invention does not use a code conversion method that prevents the synchronization signal from being broken, thereby increasing the data processing speed and minimizing data loss when the synchronization signal is broken. In order to provide a data recovery circuit, a synchronous signal is first detected in an asynchronous state, and when a synchronous signal is detected, the data is received in a synchronous state and the data is continuously received, but the synchronous signal is broken and cannot be detected. If it is counted, three or more broken sync signals are found in succession, and the data receiving circuit is disconnected and the sync signal is found asynchronously, thereby preventing data loss and increasing data efficiency. I did it.

즉, 동기신호가 3개 이상 파손되었을 경우에 데이타를 끊고 다시 비동기 상태로 동기신호를 찾게되므로 단순히 동기신호만의 에러로 동기신호가 1개 또는 2개가 파손되었을 경우에는 데이타를 계속 받아들이게 되므로써 동기신호 파손시에도 데이타를 처리할 수 있는 것이다.That is, if more than 3 sync signals are broken, the data is disconnected and the asynchronous signal is searched again. Therefore, if only one or two sync signals are damaged due to the error of only the sync signals, the data is continuously accepted. Data can be processed even in the event of a crash.

따라서 단순히 동기신호만의 에러가 발생하여 동기신호가 1개 또는 2개 파손되었을 경우에는 동기상태로 데이타를 받아들이게 하고 동기신호가 3개 이상 파손되었을 경우에는 데이타 받는 회로를 끊고 다시 비동기상태로 동기신호를 찾게 되므로써 동기신호만의 파손시 데이타까지 손실되어 버리는 문제점을 해결할수 있는 것이다.Therefore, if only one or two of the synchronization signals are broken due to an error of only the synchronization signal, the data is accepted in the synchronous state. If three or more of the synchronization signals are broken, the data receiving circuit is interrupted and the asynchronous signal is returned to the asynchronous state. By solving this problem, the data lost when only the synchronization signal is broken can be solved.

이를 첨부도면에 의하여 상세히 설명하면 다음과 같다.When described in detail by the accompanying drawings as follows.

재2도는 본 고안 회로도의 정상적인 동기신호 인가시와 동기 신호 파손시와 각부 파형도이고, 제3도는 본 고안의 회로도로써 데이타 상태 신호 및 클럭신호가 인가되는 쉬프트레지스터(SR)의 출력은 다수개의 인버터게이트와 노아게이트(N1)및 앤드게이트(A1)를 통하여 10비트의 동기패턴(본 고안에서는 '010011110'를 사용하였으나 쉬프트레지스터(SR)의 출력단(Q1)에 연결된 인버터 게이트만 제거하면 '0000111110'의 동기패턴도 사용할수 있다)을 검출하므로써 동기신호가 출력되게 동기신호 검출부(10)를 구성한다.FIG. 2 is a waveform diagram of normal parts when the synchronization signal is applied, a synchronization signal is broken, and a waveform of each part. FIG. 3 is a circuit diagram of the present invention, and the output of the shift register SR to which the data status signal and the clock signal are applied is shown in FIG. 10-bit synchronous pattern ('010011110' is used in this design through inverter gate, noah gate (N 1 ) and end gate (A 1 ), but only inverter gate connected to output terminal (Q 1 ) of shift register SR is removed) The synchronous signal of " 0000111110 " can also be used.

이때 쉬프트레지스터(SR)에서 동기패턴('0100111110')이 출력될때 앤드게이트(A1)의 출력측으로 제2도에서와 같은 하이레벨의 동기신호를 출력시켜 주는 동기신호 검출부(10)는 일반적인 회로 구성이다.In this case, when the synchronization pattern '0100111110' is output from the shift register SR, the synchronization signal detection unit 10 which outputs the high level synchronization signal as shown in FIG. 2 to the output side of the AND gate A 1 is a general circuit. Configuration.

그리고 클럭신호를 카운트 하는 카운터1(CN1)의 출력은 일측으로 140진 카운터용 노아게이트(N2)를 통하여 플립플롭(FF1)의 클럭단자(CK)에 인가되고 타측으로는 150진 카운터용 노아게이트(N3)를 통한후 오아게이트(OR3)를 통하여 플리플롭(FF1)의 리셋트 단자(R)에 인가됨과 동시에 오아게이트(OR4)를 통하여 카운터1(CN1)의 리셋트 단자(R)에 인가되게 하며 플립플롭(FF1)의 출력단자(Q)출력은 오아게이트(OR2)를 통한후 데이타 인에이블/디스에이블 신호(E/D)로 출력됨과 동시에 카운터2(CN2)의 클럭단자(CK)와 앤드게이트(A2)의 입력측에 인가되게 동기신호 발생부(20)를 구성한다.The output of the counter 1 (CN 1 ) that counts the clock signal is applied to the clock terminal (CK) of the flip-flop (FF 1 ) through the 140-degree counter noar gate (N 2 ) to one side and the 150-degree counter to the other side. for the NOR gate counter 1 (CN 1) as soon is the Iowa gate (OR 3) a reset terminal (R) of the replicon-flop (FF 1) via the same time through the Iowa gate (OR 4) and then through the (N 3) The output terminal (Q) of the flip-flop (FF 1 ) is applied to the reset terminal (R), and the counter is outputted as the data enable / disable signal (E / D) and then the counter through the OR gate (OR 2 ). The synchronization signal generator 20 is configured to be applied to the clock terminal CK of 2 (CN 2 ) and the input side of the AND gate A 2 .

또한 동기신호 검출부(10)의 출력은 플립플롭(FF2)의 클럭단자(CK)와 앤드게이트(A2)의 입력측에 인가되고 플립플롭(FF2)의 출력단자(Q)출력은 오아게이트(OR3)의 입력측에 인가됨과 동시에 앤트게이트(A2)의 출력과 함께 오아게이트(OR1)를 통하여 카운터2(CN2)의 리셋트 단자(R)에 인가되게 하며 카운터2(CN2)의 출력은 앤드게이트(A3)를 통한후 오아게이트(OR2) (OR4)의 입력측에 인가되게 동기재생회로(30)를 구성한 것이다.In addition, the output flip-flop (FF 2), a clock terminal (CK) and is applied to the input side of the AND gate (A 2), the flip-flop output terminal (Q) of (FF 2) the output of the synchronizing signal detector 10 is Iowa gate applied to the input side of the (OR 3) as soon be applied at the same time ant gate (a 2) the counter 2 is reset terminal (R) of the (CN 2) with the output through the Iowa gate (OR 1) in and counter 2 (CN 2 ) Outputs the synchronous reproduction circuit 30 to be applied to the input side of the OR gate OR 2 (OR 4 ) through the AND gate A 3 .

이때 마스터 리셋트 신호(MR)는 초기 전원 공급시 카운터1, 2(CN1) (CN2)를 리셋트 시키기 위한 상태신호이고 플립플롭(FF1) (FF2)은 D-FF으로서 클럭신호 및 입력단자에 인가되는 상태신호를 출력시키는 소자이다.At this time, the master reset signal MR is a status signal for resetting the counters 1 and 2 (CN 1 ) (CN 2 ) when the initial power is supplied, and the flip-flop (FF 1 ) (FF 2 ) is a D-FF clock signal. And an element for outputting a state signal applied to the input terminal.

이와같이 구성된 본 고안에서 먼저 테이프에 녹음된 데이타 상태는 다음과 같이 10비트의 동기패턴과 140비트의 데이타가 기록되고 또 다시 10비트의 동기패턴과 140비트의 데이타가 연속적으로 기록되어 있다.In the present invention configured as described above, in the data state recorded on the tape, 10-bit sync pattern and 140-bit data are recorded as follows, and 10-bit sync pattern and 140-bit data are continuously recorded.

이때의 동기 패턴은 '0100111110'로 기록되어지게 되나 쉬프트레지스터(SR)의 출력단(Q1)에 연결된 인버터 게이트를 제거시키면 '0000111110'의 동기패턴으로 기록시켜 사용할수도 있다.At this time, the sync pattern is recorded as '0100111110', but if the inverter gate connected to the output terminal Q 1 of the shift register SR is removed, the sync pattern may be recorded as the '0000111110' sync pattern.

따라서 상기와 같이 테이프에 녹음된 상태신호가 1비트씩 직렬로 인가되고 클럭신호가 쉬프트레지스터(SR)에 인가되면 쉬프트레지스터(SR)에서는 10개의 비트 신호가 쉬프트시키면서 인버터 게이트와 노아게이트(N1)및 앤드게이트(A1)를 통하여 동기신호를 검출하게 된다.Therefore, when the status signal recorded on the tape is applied in series by 1 bit and the clock signal is applied to the shift register SR, the shift register SR shifts 10 bit signals while shifting the inverter gate and the noar gate N 1. ) And the AND gate A 1 to detect the synchronization signal.

즉 쉬프트레지스터(SR)에서 10비트의 동기패턴이 '0100111110'로 출력되면 인버터 게이트와 노아게이트(N1)를 통하여 앤드게이트(A1)의 출력측으로는 제2도에서와 같은 하나의 동기신호가 출력되는 것이다.That is shifted when the synchronization pattern of 10 bits is output as "0100111110" in the register (SR) inverter gate and a synchronizing signal, such as a NOR gate output side as is the second diagram of the AND gate (A 1) through (N 1) Will be output.

결국 동기신호 검출부(10)는 설정한 동기패턴이 출력될때 앤드게이트(A1)의 출력측으로 하나의 동기신호를 출력시키는 일반적인 동기신호 검출 회로인 것이다.As a result, the synchronization signal detector 10 is a general synchronization signal detection circuit that outputs one synchronization signal to the output side of the AND gate A 1 when the set synchronization pattern is output.

이때 초기 전원 투입시 인가되는 마스터 리셋트 신호(MR)는 플립플롭(FF2)을 리셋트 시켜 카운터2(CN2)의 리셋트 시킴과 동시에 오아게이트(OR3)를 통하여는 플립플롭(FF1)을 리셋트 시키고 오아게이트(OR4)를 통하여는 카운터1(CN1)을 리셋트 시켜 주게되는 것이다.At this time, the master reset signal MR applied when the initial power is turned on resets the flip-flop FF 2 to reset the counter 2 CN 2 and at the same time the flip-flop FF through the OR gate OR 3 . 1 ) is reset and counter 1 (CN 1 ) is reset through OR gate (OR 4 ).

이와같이 초기 전원 투입시 마스터 리셋트 신호(MR)이 인가되어 플립플롭(FF1) (FF2)과 카운터1, 2(CN1) (CN2)를 리셋트 시켜주고 쉬프트레지스터(SR)에서 동기패턴('0100111110')이 출력될때 동기신호 검출부(10)에서 동기신호를 검출하는데 있어서 정상적으로 동기신호가 검출될 경우를 살펴본다.In this way, when the initial power is turned on, the master reset signal MR is applied to reset the flip-flops FF 1 (FF 2 ) and the counters 1 and 2 (CN 1 ) (CN 2 ) and synchronize them with the shift register SR. The case where the sync signal is normally detected in the sync signal detector 10 when the pattern '0100111110' is output will be described.

초기에는 비동기(asynchronous)로 기다렸다가 동기신호 검출부(10)에서 동기패턴을 인식하여 동기신호를 출력시키게 되면 이때의 동기신호는 앤드게이트(A2)의 일측에 인가됨과 동시에 플립플롭(FF2)의 클럭단자(CK)에 인가되어 플립플롭(FF2)의 출력단자(Q)로 하이레벨 펄스를 출력시키게 된다.Initially, after waiting asynchronously, when the synchronization signal detection unit 10 recognizes the synchronization pattern and outputs the synchronization signal, the synchronization signal is applied to one side of the AND gate A 2 and at the same time the flip-flop FF 2 The high level pulse is output to the output terminal Q of the flip-flop FF 2 by being applied to the clock terminal CK.

이러한 플립플롭(FF2)의 하이레벨 펄스 출력은 각각 오아게이트(OR1) (OR3)에 인가되어 출력측으로 하이레벨 펄스를 출력시키게 되며 오아게이트(OR1)의 하이레벨 펄스 출력은 카운터2 (CN2)의 리셋트 단자(R)에 인가되어 카운터2 (CN2)를 리셋트시키고 오아게이트(OR3)의 하이레벨 펄스 출력은 플립플롭(FF1)의 리셋트 단자(R)에 인가되어 플립플롭(FF1)을 리셋트 시킴과 동시에 오아게이트(OR4)를 통하여 카운터1 (CN1)의 리셋트 단자(R)에 인가되므로써 카운터1 (CN1)를 리셋트시키게 된다.The high level pulse output of the flip-flop FF 2 is applied to the oragate OR 1 (OR 3 ), respectively, to output a high level pulse to the output side, and the high level pulse output of the oragate OR 1 is the counter 2. is applied to the reset terminal (R) of the (CN 2) to the reset terminal (R) of the set a counter 2 (CN 2) Li and Iowa high-level pulse output from the gate (OR 3) is a flip-flop (FF 1) It is applied to reset the flip-flop (FF 1 ) and at the same time is applied to the reset terminal (R) of the counter 1 (CN 1 ) through the OR gate (OR 4 ) to reset the counter 1 (CN 1 ).

따라서 동기신호 검출부(10)에서 동기신호가 정상적으로 검출되면 카운터2(CN2)는 동기신호가 인가될때마다 리셋트 되어 카운터2(CN2)의 출력측에 연결된 앤드게이트(A3)의 출력측으로는 로우레벨이 출력되게 되며 클럭신호를 카운트 하는카운터1 (CN1)는 동기신호가 인가된 후 다음 동기신호가 인가될때까지의 150 클럭을 카운트 하게 된다.Therefore, when the synchronization signal is normally detected by the synchronization signal detector 10, the counter 2 CN 2 is reset every time the synchronization signal is applied to the output side of the AND gate A 3 connected to the output side of the counter 2 CN 2 . The low level is output and the counter 1 (CN 1 ) counting the clock signal counts 150 clocks after the synchronization signal is applied until the next synchronization signal is applied.

즉 첫번째 동기신호가 인가되어 카운터1 (CN1)이 리셋트된후 카운터1 (CN1)에서는 클럭신호를 카운트하여 출력시키게 되며 140을 카운트하면(데이타 존재 구간임) 노아게이트(N2)의 출력이 하이레벨이 되고 150을 카운트하면(데이타 존재구간 + 동기패턴 구간임) 노아게이트(N3)의 출력이 하이레벨이 된다.I.e., is applied to the first synchronizing signal of the counter 1 (CN 1) When the counter 1 (CN 1) after the reset, and thereby outputs the count clock signal counts 140 (data exists interval Im), NOR gate (N 2) When the output becomes high level and counts 150 (that is, the data existence section + the synchronization pattern section), the output of the NOA gate N 3 becomes the high level.

따라서 정상적으로 동기신호가 검출되면 카운터1 (CN1)에서는 클럭신호를 카운트하여 140이 카운트되면 노아게이트(N2)의 출력이 하이레벨이 되어 플립플롭(FF1)의 클럭단자(CK)에 인가되므로서 플립플롭(FF1)의 출력단자(Q)출력은 하이레벨이 출력된다.Therefore, if the synchronization signal is normally detected, the counter 1 (CN 1 ) counts the clock signal, and when 140 is counted, the output of the NOA gate N 2 becomes high level and is applied to the clock terminal CK of the flip-flop FF 1 . Therefore, the output terminal Q of the flip-flop FF 1 outputs a high level.

플립플롭(FF1)의 하이레벨 출력은 오아게이트(OR2)를 통하여 데이타 디스에이블 신호(D)로 인가하게 되어 데이타를 디스에이블시키게 된다.The high level output of the flip-flop FF 1 is applied as the data disable signal D through the orifice OR 2 to disable the data.

그리고 카운터1 (CN1)의 카운트가 진행되어 150이 카운트되면 노아게이트(N3)의 출력이 하이레벨이 되어 오아게이트(OR3)를 통한후 플립플롭(FF1)의 리셋트 단자(R)에 인가되므로써 플립플롭(FF1)은 리셋트되어 출력단자(Q)로 로우레벨을 출력시키게 된다.When the counter 1 (CN 1 ) is counted and 150 is counted, the output of the noar gate N 3 becomes a high level and passes through the oragate OR 3 and then the reset terminal R of the flip-flop FF 1 . ), The flip-flop FF 1 is reset to output a low level to the output terminal Q.

플립플롭(FF1)의 로우레벨 출력은 오아게이트(OR2)를 통하여 데이타 인에이블 신호(E)로 인가되므로써 데이타는 인에이블 되게된다.The low level output of the flip-flop FF 1 is applied as the data enable signal E through the orifice OR 2 so that data is enabled.

이때 오아게이트(OR2)의 출력은 앤드게이트(A2)의 일측에 인가되게 되므로써, 동기신호 검출부(10)에서 검출한 동기신호와 비교되어 카운터2 (CN2)를 리셋트 시킬 것인가 아니면 카운트 시킬 것인가를 결정해 주게 된다.At this time, the output of the OR gate OR 2 is applied to one side of the AND gate A 2 , so that the counter 2 CN 2 is reset or counted compared with the synchronization signal detected by the synchronization signal detection unit 10. It will decide whether to make it.

즉 오아게이트(OR2)의 출력은 카운터1 (CN1)에서 140-149를 카운트하는 동안만 하이레벨이 출력되고 동기신호 검출부(10)에서 동기신호가 검출되는 구간도 140-149까지의 카운트 기간이므로 이 두 신호가 모두 앤드게이트(A2)의 입력측에 인가되었다면 이때에는 곧 정상적인 동기신호가 인가되는 것을 의미하게 되어 앤드게이트(A2)로 하이레벨을 출력시켜 오아게이트(OR1)를 통한후 카운터2 (CN2)를 리셋트 시켜주게 된다.That is, the output of the OR gate OR 2 is output while the high level is output only while the counter 1 (CN 1 ) counts 140-149, and the interval in which the sync signal is detected by the sync signal detector 10 is also counted up to 140-149. Since both signals are applied to the input side of the AND gate A 2 , this means that a normal synchronization signal is applied. At this time, a high level is outputted to the AND gate A 2 so that the OR gate OR 1 can be generated. After reset, counter 2 (CN 2 ) is reset.

따라서 정상적인 동기신호 인가시에는 제2도의 파형도와 같이 카운터2 (CN2)의 출력측에 연결된 앤드게이트(A3)의 출력측으로는 계속 로우레벨이 출력되므로써 정상적인 동작을 수행하게 되는 것이다.Therefore, when the normal synchronization signal is applied, the low level is continuously output to the output side of the AND gate A 3 connected to the output side of the counter 2 CN 2 as shown in the waveform diagram of FIG.

그리고 노아게이트(N3)의 출력이 하이레벨이 되면(150을 카운트하면) 오아게이트(OR3) (OR4)를 통하여 카운터1 (CN1)은 처음부터 다시 150을 카운트하게 된다.When the output of the noah gate N 3 becomes high (counting 150), the counter 1 CN 1 counts 150 again from the beginning through the oragate OR 3 (OR 4 ).

그러나 정상적인 동기 신호가 인가되지 않고 파손된 동기신호가 연속하여 3개가 인가되었을 경우를 살펴본다.However, the case in which the normal synchronization signal is not applied and three damaged synchronization signals are continuously applied will be described.

최초 동기신호가 인가되면 상기의 설명과 같이 데이타 인에이블신호(E)가 인가되며 이때 동기신호가 파손되어 동기신호 검출부(10)에서 검출되지 않으면 앤드게이트(A2)의 입력측에는 로우레벨이 인가되어 또 다른 입력측 레벨과 관계없이 로우레벨을 오아게이트(OR1)를 통하여 카운터2 (CN2)의 리셋트 단자(R)에 인가시킴으로써 카운터2 (CN2)는 리셋트 상태에서 해제되게 된다.When the initial synchronization signal is applied, the data enable signal E is applied as described above. If the synchronization signal is damaged and is not detected by the synchronization signal detector 10, a low level is applied to the input side of the AND gate A 2 . The counter 2 CN 2 is released from the reset state by applying the low level to the reset terminal R of the counter 2 CN 2 through the orifice OR 1 irrespective of another input side level.

그리고 클럭신호를 카운트 하는 카운터1 (CN1)의 출력에 의하여 플립플롭(FF1)의 출력단자(G)에서는 제2도에 도시된 바와 같이 데이타 인에이블/디스에이블신호(E/D)를 오아게이트(OR2)를 통하여 출력시키게 되며 이때 오아게이트(OR2)의 출력 중 데이타 디스에이블신호(D)는 카운터2 (CN2)의 클럭단자(CK)에 인가되어 카운트되게 된다.The output terminal G of the flip-flop FF 1 outputs the data enable / disable signal E / D as shown in FIG. 2 by the output of the counter 1 CN 1 that counts the clock signal. thereby output through the Iowa gate (OR 2) and is presented wherein Iowa gate disable signal data (D) of the output of the (OR 2) is applied to the clock terminal (CK) of the counter 2 (CN 2) count.

따라서 카운터2 (CN2)에서 3을 카운트(3번 연속해서 동기신호가 인가되지 않음)하면 앤드게이트(A3)의 출력이 하이레벨이 되므로써 오아게이트(OR3)의 출력측으로는 데이타 디스에이블신호(D)가 출력되고 이때의 앤드게이트(A3)의 하이레벨 신호는 카운터1 (CN1)의 리셋트 단자(R)에 인가되어 카운터1 (CN1)을 다음 동기 신호 인가시까지 리셋트 시켜 주므로써 플립플롭(FF1)의 출력단자(G) 또한 하이레벨을 출력시키게 되는 것이다.Therefore, counting 3 at the counter 2 (CN 2 ) (no synchronization signal is applied three times in succession) causes the output of the AND gate A 3 to be at a high level, thus disabling data to the output of the OR gate OR 3 . signal (D) is output and the case of the aND gate (a 3) a high level signal to the counter 1 (CN 1) of the reset terminal (R) is applied to the Li until the counter 1 (CN 1) is the next synchronization signal of By setting, the output terminal G of the flip-flop FF 1 also outputs a high level.

이와같이 동기신호가 파손되어 연속적으로 3개 이상의 동기신호가 인가되지 못하면 오아게이트(OR2)의 출력측으로 데이타 디스에이블신호(D)를 출력시켜 데이타 받는 회로를 끊고 다시 비동기 상태로 동기신호를 찾게 된다.In this way, if the synchronization signal is broken and three or more synchronization signals are not continuously applied, the data disable signal D is output to the output side of the OR gate OR 2 to disconnect the data receiving circuit, and to find the synchronization signal again in an asynchronous state. .

즉 동기신호가 3개 이상 파손 되었을 경우에 데이타를 끊고 다시 비동기 상태로 동기신호를 찾게 되므로, 단순히 동기신호만의 에러로 동기신호가 1개 또는 2개가 파손되었을 경우에는 데이타를 계속 받아들이게 되므로써 동기 신호 파손시에도 데이타를 처리할수 있는 것이다.In other words, if more than 3 sync signals are broken, the data is disconnected and the sync signal is searched asynchronously. If only 1 or 2 sync signals are damaged due to the error of only the sync signal, the sync signal is continuously received. Data can be processed even in the event of a crash.

따라서 단순히 동기 신호만의 에러가 발생하여 동기신호가 1개 또는 2개 파손되었을 경우에는 동기 상태로 테이타를 받아들이게 하고 동기 신호가 3개이상 파손되었을 경우에는 데이타 받는 회로를 끊고 다시 비동기 상태로 동기 신호를 찾게 되므로써 동기신호만의 파손시 데이타까지 손실되어 버리는 문제점을 해결할 수 있는 것이다.Therefore, when only one or two of the synchronization signals are broken due to an error of the synchronization signal only, the data is accepted in the synchronous state. If three or more of the synchronization signals are broken, the data receiving circuit is disconnected and the synchronization signal is returned to the asynchronous state again. By solving this problem, the data lost when only the synchronization signal is broken can be solved.

그러나 동기 신호의 연속적인 파손 이후에 다시 동기신호가 검출되면 앤드게이트(A2)의 출력은 하이레벨이 되어 카운터2 (CN2)를 다시 리셋트 시켜주게 된다.However, if the synchronization signal is detected again after successive breakage of the synchronization signal, the output of the AND gate A 2 becomes high level and resets the counter 2 CN 2 again.

그 이유는 동기신호가 연속적으로 파손되면 오아게이트(OR2)의 출력측으로 하이레벨이 출력되어 앤드게이트(A2) 일측에 인가되고 이후에 다시 동기신호 검출부(10)에서 정상적인 동기신호가 출력되면 오아게이트(OR2)의 일측에 인가되므로 앤드게이트(A2)의 출력이 하이레벨이 되어 오아게이트(OR1)를 통한후 카운터2 (CN2)를 리셋트 시켜주게 되기때문이다.The reason is that if the synchronization signal is continuously damaged, the high level is output to the output side of the OR gate OR 2 , and applied to one side of the AND gate A 2 , and then the normal synchronization signal is output again from the synchronization signal detection unit 10. because Iowa because the gate is applied to one side of the (OR 2) the output of the AND gate (a 2) is at a high level is dropped to reset the counter Iowa gate 2 (CN 2) and then through the (OR 1).

카운터2 (CN2)가 리셋트 되면 출력측에 연결된 앤드게이트(A3)의 출력도 로우레벨이 되어 오아게이트(OR4)를 통한후 카운터1 (CN1)의 리셋트 단자(R)에 인가되므로써 카운터1 (CN1)는 리셋트에서 해제되어 다시 정상적인 카운트 동작을 수행하게 되므로써 또 다시 정상적으로 데이타를 받아들이게 되는 것이다.When counter 2 (CN 2 ) is reset, the output of the AND gate (A 3 ) connected to the output side is also at the low level and is applied to the reset terminal (R) of the counter 1 (CN 1 ) through the ora gate (OR 4 ). As a result, counter 1 (CN 1 ) is released from reset and resumes normal counting operation.

이와같은 본 고안은 다시 설명하면 초기에는 비동기(asynchronous)로 기다렸다가 최초의 동기신호가 잡히게 되면 플립플롭(FF2)을 거쳐 나오는 신호로 모든 카운터1, 2(CN1) (CN2)를 리셋트시켜 초기 상태에서 카운트되게된다.In other words, the present invention re-initializes all counters 1 and 2 (CN 1 ) (CN 2 ) with signals that are initially asynchronous and then pass through the flip-flop (FF 2 ) when the first synchronization signal is detected. To count in the initial state.

그리고 데이타가 140비트, 동기패턴이 10비트이므로 카운터1 (CN1)에서는 노아게이트(N2) (N3)로 140과 150을 카운트하여 플립플롭(FF1)의 출력측으로 데이타 인에이블/디스에이블 신호(E/D)를 출력시키면서 이와 동시에 앤드게이트(A2)에서 동기신호가 검출되고 있는 가를 체크해 본다.And since the data is 140 bits and the synchronization pattern is 10 bits, the counter 1 (CN 1 ) counts 140 and 150 with the gate (N 2 ) (N 3 ) to enable / disable the data to the output side of the flip-flop (FF 1 ). At the same time, it is checked whether the synchronization signal is detected at the AND gate A 2 while outputting the enable signal E / D.

즉, 카운터1 (CN1)에서 140-149카운트 구간에 동기신호가 검출되었는지를 앤드게이트(A2)를 통하여 체크해 보고 동기신호가 검출될때마다 카운터2 (CN2)를 리셋트 시켜주고 동기신호가 검출되지 않으면 카운터2 (CN2)에서 데이타 디스에이블신호(D)를 카운트하게된다.That is, it checks whether the synchronization signal is detected at the counter 1 (CN 1 ) section 140-149 through the AND gate A 2 , and resets the counter 2 (CN 2 ) whenever the synchronization signal is detected. If is not detected, the data disable signal D is counted in the counter 2 CN 2 .

따라서 동기 신호가 연속적으로 3개 이상 검출되지 않으면 카운터2 (CN2)의 출력측에 연결된 앤드게이트(A3)의 출력은 하이레벨이 되어 카운터1 (CN1)를 리셋트 시켜 줌과 동시에 오아게이트(OR2)의 출력측으로 데이타 디스에이블신호(D)를 출력시켜 데이타 받는 회로를 끊고 다시 동기신호를 찾게된다.Therefore, if three or more synchronization signals are not detected in succession, the output of the AND gate A 3 connected to the output side of the counter 2 (CN 2 ) becomes a high level and resets the counter 1 (CN 1 ), and at the same time the oragate The data disable signal (D) is output to the output side of (OR 2 ) so that the circuit receiving the data is interrupted and the synchronization signal is found again.

그러나 그 다음 다시 동기신호가 검출되면 카운터2 (CN2)가 리셋트 되어 앤드게이트(A3)의 출력이 로우레벨이 되므로써 카운터1 (CN1)의 리셋트를 해제하여 다시 카운트되게 하므로 정상적인 동작을 수행할수 있게 된다.However, when the synchronization signal is detected again, the counter 2 (CN 2 ) is reset so that the output of the AND gate (A 3 ) becomes a low level so that the counter 1 (CN 1 ) is reset and counted again. Will be available.

이를 제2도의 파형도로 설명하면, 정상적인 동기 신호 인가시에 동기신호에 따라 인에이블 신호(E)를 출력시켜 데이타를 전송시킬수가 있는 것이나 동기신호가 3개까지 파손되는 경우에는 3진 카운터인 카운터2 (CN2)의 출력에 의하여 디스에이블신호(D)를 출력시켜 데이타 받는 회로를 끊고 다시 동기신호를 찾게되므로써 데이타 처리속도를 높임과 동시에 동기신호의 파손에 의한 데이타 손실을 최소한으로 줄일수 있는 것이다.Referring to the waveform diagram of FIG. 2, when the normal synchronization signal is applied, the enable signal E can be output in accordance with the synchronization signal to transfer data, but the counter is a ternary counter when up to three synchronization signals are broken. By outputting the disable signal (D) by the output of 2 (CN 2 ), the circuit receiving the data is interrupted and the synchronization signal is found again, thereby increasing the data processing speed and minimizing the data loss due to the damage of the synchronization signal. will be.

이상에서와 같이 본 고안은 비동기 상태로 동기신호를 검출한 다음 동기신호가 검출되면 동기 상태로 동기신호에 따라 데이타를 전송시키게 되며 데이타를 연속적으로 받아들이다가 동기신호가 파괴되어 검출되지 못했을 경우 이를 카운트하여 연속적으로 3개 이상의 파손된 동기신호가 발견되면 데이타를 받는 회로를 차단하고 다시 비동기 상태로 동기신호를 찾을 수 있게 함으로써 동기 신호만의 에러일 경우 데이타 손실을 최소한으로 줄일수 있으며 또한 데이타 효율을 높일 수 있는 효과가 있는 것이다.As described above, the present invention detects a synchronous signal in an asynchronous state and then, when a synchronous signal is detected, transmits data according to the synchronous signal in a synchronous state, and receives the data continuously and counts it when the synchronous signal is destroyed and not detected. If three or more damaged sync signals are found in succession, the circuit that receives data is interrupted and the sync signals can be found asynchronously. Therefore, the data loss can be minimized and the data efficiency can be minimized in case of error of only the sync signal. The effect is to increase.

Claims (1)

클럭신호를 카운트하고 동기신호에 의해 리셋트 되는 카운터1 (CN1)의 카운트 출력을 노아게이트(N2) (N3)로 검출한 후 플립플롭(FF1)의 구동을 제어하여 오아게이트(OR2)로 데이타 인에이블/디스에이블신호(E/D)를 출력시키게 동기신호 발생부(20)을 구성하고, 통상의 동기신호 검출부(10)의 동기신호로 플립플롭(FF2)에서 카운터1, 2(CN1) (CN2)를 초기 상태화 시킴과 동시에 앤드게이트(A2)에서 데이타 디스에이블신호(D)구간에 동기신호가 인가되는 것을 체크한후 카운터2 (CN2)의 리셋트 동작을 제어하게 동기 재생회로(30)를 구성하며, 상기 카운터2 (CN2)의 출력이 앤드게이트(A3)를 통하여 카운터1 (CN1)에 리셋트를 걸어주게 구성한 동기신호 파손시 데이타 손실방지회로.After counting the clock signal and detecting the count output of the counter 1 (CN 1 ), which is reset by the synchronization signal, by the noar gate (N 2 ) (N 3 ), the driving of the flip-flop (FF 1 ) is controlled to provide an oragate ( OR 2 ) is configured to output the data enable / disable signal (E / D) to the synchronization signal generator 20, and the counter from the flip-flop (FF 2 ) to the synchronization signal of the conventional synchronization signal detector 10. Initialize 1, 2 (CN 1 ) (CN 2 ) and check that the synchronization signal is applied from the AND gate (A 2 ) to the data disable signal (D) section, and then check the counter 2 (CN 2 ). The synchronous reproducing circuit 30 is configured to control the reset operation, and the synchronizing signal is configured to cause the output of the counter 2 CN 2 to reset the counter 1 CN 1 through the AND gate A 3 . Data loss prevention circuit.
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