KR0120533B1 - Multiplex analog component - Google Patents
Multiplex analog componentInfo
- Publication number
- KR0120533B1 KR0120533B1 KR1019920013759A KR920013759A KR0120533B1 KR 0120533 B1 KR0120533 B1 KR 0120533B1 KR 1019920013759 A KR1019920013759 A KR 1019920013759A KR 920013759 A KR920013759 A KR 920013759A KR 0120533 B1 KR0120533 B1 KR 0120533B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- line
- sync
- generator
- synchronous
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
Abstract
Description
제1도는 MAC방식의 라인 동기거출회로도.1 is a line synchronization extracting circuit diagram of the MAC system.
제2도는 제1도에서 라인 인덱스 신호의 파형도이다.2 is a waveform diagram of a line index signal in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 제1동기워드 검출기 20 : 제2동기워드 검출기10: first synchronous word detector 20: second synchronous word detector
30 : 의사 라인동기 발생부 31,32 : 1H 지연기30: pseudo line synchronization generator 31,32: 1H delay
33,34 : 앤드게이트 35 : 오아게이트33,34: Andgate 35: Oagate
40 : 라인동기 발생부 50 : 라인인덱스 발생기40: line synchronization generator 50: line index generator
60 : 동기에러 검출부 62 : 동기에러 검출기60: sync error detector 62: sync error detector
이 발명은 MAC 신호에서 디지털 형태로 전송되어오는 동기신호를 검출하기 위한 MAC 방식의 라인 동기검출회로에 관한 것으로서, 보다 상세하게는 MAC 방식의 신호전송에 있어서 수신기에서의 신호를 수신하여 기준이 되는 라인동기신호를 정확하게 검출하도록 한 MAC방식의 라인 동기검출회로에 관한 것이다.The present invention relates to a line synchronization detection circuit of a MAC method for detecting a synchronization signal transmitted in digital form from a MAC signal. More particularly, the present invention relates to receiving a signal from a receiver in a MAC signal transmission. A line synchronization detection circuit of the MAC system which accurately detects a line synchronization signal.
MAC(Multiplexed Analog Components)방식의 신호에서는 동기신호가 디지털 형태로 전송되어 오는데 이 MAC 신호의 동기는 6비트 워드로 구성되어 있으며, 수신기측에서 이 6비트를 검출하여도 단순히 동기신호로서 인정하기가 곤란한 문제가 있다.In the MAC (Multiplexed Analog Components) signal, a synchronization signal is transmitted in a digital form. The synchronization of the MAC signal is composed of a 6-bit word. There is a difficult problem.
이 6비트의 신호는 MAC 방식에서 1라인의 디지털워드의 비트수가 105개이기 때문에 6비트의 신호를 검출하여도 동기신호인 확률이 1/64로 되므로 1개 이상이 검출될 가능성이 매우 많게 된다.Since the 6-bit signal has 105 bits per digital word in the MAC system, even if a 6-bit signal is detected, the probability that the signal is a synchronous signal is 1/64. Therefore, more than one signal is likely to be detected. .
따라서, 정확한 동기가 검출되지 않은 경우에는 전체 프로세서가 에러가 발생되는 문제가 있게 된다.Therefore, when the correct synchronization is not detected, there is a problem that an error occurs in the whole processor.
이 발명은 이와 같은 문제를 해결하기 위한 것으로서, 이 발명의 목적은 MAC 신호의 바이너리 데이터에서 동기를 추출하며, 6비트의 신호를 검출하여서 동기 검출확률을 1/212이 되도록하여 동기가 아닌 부분을 배제시키고, 동기신호에 미스가 발생된 경우에는 그 미스된 라인을 보상할 수 있도록 한 MAC방식의 라인 동기검출회로를 제공하는데 있다.The present invention has been made to solve such a problem, and an object of the present invention is to extract synchronization from binary data of a MAC signal, and to detect a 6-bit signal so that the synchronization detection probability is 1/2 12 so as not to be synchronized. The present invention provides a MAC line synchronization detection circuit capable of compensating for a missed line when a synchronization signal is missed.
이와 같은 목적을 달성하기 위한 이 발명은, 바이너리 데이터입력을 제공받아 짝수라인의 동기워드를 검출하는 제1동기워드 검출기와, 바이너리 데이터 입력을 제공받아 홀수 라인의 동기워드를 검출하는 제2동기워드 검출기와, 상기 제1, 제2동기워드 검출기와 연결되어 의사 동기신호를 발생하는 의사 라인동기 발생부와, 이 의사 라인동기 발생부에 연결되어 의사 라인동기신호에 의해 리세트되어 648카운트를 행한 후 라인동기신호를 출력하는 라인동기 발생부와, 상기 의사 라인동기 발생부와 연결되어 짝수라인 동기신호와 홀수라인 동기신호를 제공받으며 상기 라인동기 발생부와 연결되어 라인동기신호를 제공받아 짝수라인 기간과 홀수라인 기간을 인식시키는 라인인덱스 신호를 발생하는 라인인덱스 발생기와, 상기 의사 라인동기 발생부와 라인동기 발생부의 출력측에 연결되어 상기 의사 라인동기 발생부와 라인동기 발생부의 출력이 논리화된 신호를 제공받아 동기에러가 연속적으로 발생되었을 때 일정수의 동기에러가 검출되면 디스에이블신호를 출력하고, 정상적인 동기신호 감지시에는 인에이블신호를 출력하는 동기에러 검출부로 이루어지는 MAC 방식의 라인 동기검출회로에 그 특징이 있다.In order to achieve the above object, the present invention provides a first sync word detector receiving a binary data input and detecting a sync word of an even line, and a second sync word receiving a binary data input and detecting a sync word of an odd line. A pseudo line sync generator connected to the detector, the first and second sync word detectors to generate a pseudo sync signal, and connected to the pseudo line sync generator to be reset by a pseudo line sync signal to perform 648 counts. A line synchronous generator for outputting a line synchronous signal, and is connected to the pseudo line synchronous generator to receive an even line sync signal and an odd line synchronous signal, and is connected to the line synchronous generator to receive a line synchronous signal to receive an even line A line index generator for generating a line index signal for recognizing a period and an odd line period, and the pseudo line synchronization generator; Connected to the output side of the synchronous generator, the output of the pseudo line synchronous generator and the line synchronous generator is provided with a logic signal, and when a certain number of synchronous errors are detected when a synchronous error occurs continuously, the disable signal is output. In the case of normal sync signal detection, the MAC system line sync detection circuit includes a sync error detector that outputs an enable signal.
이하, 이 발명에 따른 MAC 방식의 라인 동기검출회로의 일실시예에 대하여 첨부도면에 따라서 상세히 설명한다.Hereinafter, an embodiment of a line synchronization detection circuit of the MAC method according to the present invention will be described in detail with reference to the accompanying drawings.
먼저, 제1도는 이 발명에 따른 MAC 방식의 라인 동기검출회로도의 블록구성을 나타낸 것이다.First, Fig. 1 shows a block configuration of the line synchronization detection circuit diagram of the MAC method according to the present invention.
제1도에서와 같이 이 발명은 바이너리 데이터입력을 제공받아 짝수라인의 동기워드를 검출하는 제1동기워드검출기(10)와, 바이너리 데이타입력을 제공받아 홀수라인의 동기워드를 검출하는 제2동기워드 검출기(20)와, 상기 제1,제2동기워드 검출기(10),(20)와 연결되어 의사 동기신호를 발생하는 의사 라인동기 발생부(30)와, 이 의사 라인동기 발생부(30)에 연결되어 의사 라인동기신호에 의해 리세트되어 648카운트를 행한 후 라인동기신호를 출력하는 라인동기 발생부(40)와, 상기 의사 라인동기 발생부(30)와 연결되어 짝수라인 동기신호와 홀수라인 동기신호를 제공받으며 상기 라인동기 발생부(40)와 연결되어 라인동기신호를 제공받아 짝수라인 기간과 홀수라인 기간을 인식시키는 라인인덱스 신호를 발생하는 라인인덱스 발생기(50)와, 상기 의사 라인동기 발생부(30)와 라인동기 발생부(40)의 출력측에 연결되어 상기 의사 라인동기 발생부(30)와 라인동기 발생부(40)의 출력이 논리화된 신호를 제공받아 동기에러가 연속적으로 발생되었을 때 일정수의 동기에러가 검출되면 디스에이블신호를 출력하고 정상적인 동기신호 감지시에는 인에이블신호를 출력하는 동기에러 검출부(60)를 구비한 구성으로 이루어져 있다.As shown in FIG. 1, the present invention provides a first synchronous word detector 10 that receives a binary data input and detects even-numbered lines, and a second synchronous word that receives a binary data input to detect odd-words. A pseudo line sync generator 30 connected to the word detector 20 and the first and second sync word detectors 10 and 20 to generate a pseudo sync signal, and the pseudo line sync generator 30 And a line sync generator 40 which is reset by a pseudo line sync signal and outputs a line sync signal after performing 648 counts, and is connected to the pseudo line sync generator 30 and an even line sync signal. A line index generator 50 that receives an odd line synchronization signal and is connected to the line synchronization generator 40 to generate a line index signal for receiving an even line period and an odd line period by receiving a line synchronization signal; Rhine-dong It is connected to the output side of the generator 30 and the line synchronous generator 40, the output of the pseudo line synchronous generator 30 and the line synchronous generator 40 receives a logic signal, the synchronization error is continuously When a certain number of synchronization errors are detected when they occur, the synchronization signal detection unit 60 outputs a disable signal and outputs an enable signal when a normal synchronization signal is detected.
여기서 상기 의사 라인동기 발생부(30)는 제1도에서와 같이 제1동기워드 검출기(10)의 출력에 연결되어 입력되는 신호를 1H 지연시키는 1H지연기(31)와, 제2동기워드 검출기(20)의 출력에 연결되어 입력되는 신호를 1H 지연시키는 1H 지연기(32)와, 상기 1H 지연기(31)와, 상기 제2동기워드 검출기(20)에 양입력측이 연결되어 1H 지연된 신호와 지연되지 않은 신호를 논리화시키는 앤드게이트(33)와, 상기 1H 지연기(32)와 상기 제1동기워드 검출기(10)에 양입력측이 연결되어 1H 지연된 신호와 지연되지 않은 신호를 논리화시키는 앤드게이트(34)와, 상기 앤드게이트(33),(34)의 출력에 연결되어 양출력신호를 논리적시키는 오아게이트(35)로 이루어져 있다.In this case, the pseudo line synchronization generator 30 is connected to the output of the first synchronization word detector 10 as shown in FIG. 1 and delays the input signal by 1H and a second synchronization word detector. A 1H delay unit 32 connected to an output of 20 to delay an input signal by 1H, a 1H delay unit 31, and a second input side connected to the second sync word detector 20, and thus have a 1H delayed signal. And an AND gate 33 for logic of the non-delayed signal, and an input side connected to the 1H delayer 32 and the first synchronous word detector 10 to logicalize the 1H delayed signal and the non-delayed signal. And an oragate 35 connected to the output of the gate 34 and the outputs of the AND gates 33 and 34 to logically output both signals.
또한, 상기 동기에러 검출부(60)는 상기 의사 라인동기 발생부(30)의 출력측과 상기 라인동기 발생부(40)의 출력측에 연결되어 의사 라인동기신호와 라인동기신호를 논리화시키는 앤드게이트(61)와, 상기 라인동기 발생부(40)의 출력측과 앤드게이트(61)의 출력측에 연결되어 상기 앤드게이트의 출력에 따라 상기 라인 동기펄스를 카운트하여 상기 동기에러 검출신호를 출력하는 동기에러 검출기(62)로 이루어졌다.In addition, the synchronization error detection unit 60 is connected to an output side of the pseudo line synchronization generation unit 30 and an output side of the line synchronization generation unit 40 so as to logic the pseudo line synchronization signal and the line synchronization signal. And a sync error detector connected to an output side of the line sync generator 40 and an output side of the AND gate 61 to count the line sync pulse according to the output of the AND gate, and output the sync error detection signal ( 62).
이와 같이 구성된 이 발명은, 상기 제1동기워드 검출기(10)와 제2동기워드 검출기(20)는 바이너리 데이터를 입력받아 제1동기워드 검출기(10)에 의해서는 짝수라인의 동기워드가 검출되어 출력되고, 제2동기워드 검출기(20)에 의해서는 홀수라인의 동기워드가 검출되어 출력된다.According to the present invention configured as described above, the first sync word detector 10 and the second sync word detector 20 receive binary data, and the first sync word detector 10 detects an even line of sync words. The second sync word detector 20 detects and outputs an odd word sync word.
즉, 일예로서 제1동기워드 검출기(10)에서는 001011이 검출되면 짝수라인의 동기워드로 인정하여 검출출력신호인 동기펄스를 출력하고, 제2동기워드 검출기(20)에서는 110100이 검출되면 홀수라인의 동기워드로 인정하여 검출출력신호인 동기펄스를 출력한다.That is, as an example, when 001011 is detected by the first sync word detector 10, the sync line of the even line is recognized and the sync pulse which is a detection output signal is output. When 110100 is detected, the odd sync line is detected by the second sync word detector 20. Is regarded as a synchronous word, and a synchronous pulse as a detection output signal is output.
상기 제1,제2동기워드 검출기(10)(20)에서 출력되는 동기펄스는 의사 라인동기 발생부(30)에 입력되어 의사 라인동기신호가 출력된다.The sync pulses output from the first and second sync word detectors 10 and 20 are input to the pseudo line sync generator 30 to output a pseudo line sync signal.
따라서, 상기 제1동기워드 검출기(10)의 출력신호는 1H 지연기(31)를 통해서 1H 지연된 후 앤드게이트(33)에 입력되어 제2동기워드 검출기(20)의 출력과함께 논리화 되고, 상기 제2동기워드 검출기(20)의 출력신호는 1H 지연기(32)를 통해서 1H 지연된 후 앤드게이트(34)에 입력되어 제1동기워드 검출기(10)의 출력과 함께 논리화되어서 각기 오아게이트(35)에 입력된다.Therefore, the output signal of the first sync word detector 10 is delayed by 1H through the 1H delay unit 31 and then inputted to the AND gate 33 to be logicalized together with the output of the second sync word detector 20. The output signal of the second sync word detector 20 is delayed by 1H through the 1H delay unit 32 and then inputted to the AND gate 34 to be logicalized together with the output of the first sync word detector 10, respectively. It is input to 35.
또한, 상기 오아게이트(35)는 상기 앤드게이트(33),(34)중 어는 일측의 출력이 하이일 경우에는 라인동기 발생부(40)에 리세트신호를 제공하여 라인동기 발생부(40)가 리세트된다.In addition, when the output of one of the AND gates 33 and 34 is high, the oragate 35 provides a reset signal to the line synchronization generator 40 to supply the reset signal to the line synchronization generator 40. Is reset.
상기 앤드게이트(33)에서는 홀수동기를 감지하고 앤드게이트(34)에서는 짝수동기를 감지한 출력이 발생되며 오아게이트(35)에서는 상기 양 앤드게이트(33),(34)의 논리적 출력인 라인동기신호가 출력되는데, 이 동기신호는 완전한 동기신호로 인정하기가 어려우므로 의사 라인동기신호라고 한다.The AND gate 33 detects an odd synchronous, and the AND gate 34 generates an output that detects an even synchronous, and in the OR gate 35, a line synchronous, which is a logical output of the two AND gates 33 and 34. A signal is output. This synchronization signal is called a pseudo line synchronization signal because it is difficult to recognize it as a complete synchronization signal.
상기와 같은 의사 라인동기 발생부(30)는, 사기 제1, 제2동기워드 검출기(10),(20)에서 검출된 신호는 6비트워드를 검출하기 때문에 동기가 아닌 신호도 검출될 가능성이 있으며, 그 비트워드가 발생될 확률은 1/26 즉, 1/64이다.Since the pseudo line sync generator 30 detects the 6-bit word of the signal detected by the fraudulent first and second sync word detectors 10 and 20, it is possible to detect a signal that is not synchronized. And the probability that the bitword is generated is 1/26, that is, 1/64.
따라서, 1라인당 비트수는 105개 이므로 1개 이상의 동기워드가 검출될 확률이 있으므로 모든 라인에 대해 그 위치의 동기워드를 가져 동기워드로 인정하기 위함이다.Therefore, since the number of bits per line is 105, there is a probability that one or more sync words are detected, so that the sync words at all positions are recognized as sync words.
즉,1/212의 확률로 낮추어 동기워드가 아닌 동기신호를 동기로 인정하지 않도록 하기 위한 것이다.In other words, it is to lower the probability of 1/2 12 so as not to recognize a synchronization signal that is not a synchronization word.
따라서 상기 의사 동기신호에 의해 라인동기신호를 출력하는 라인동기 발생부(40)가 리세트된 후 카운트를 시작하여 카운트 648에서 하나의 펄스신호를 출력한 후 상기 의사 라인동기 발생부(30)의 출력이 발생되면 리세트되어서 다시 648까지를 카운트하는 동작을 반복하게 된다.Therefore, after the line synchronous generator 40 which outputs the line synchronous signal by the pseudo synchronous signal is reset, the count is started and one pulse signal is output at the count 648. When the output is generated, it resets and repeats counting up to 648.
이 라인동기 발생부 (40)는 648개를 카운트한 후 자동리세트되는 카운터의 구성이면 어떤 회로구성이라도 동일한 작용을 하게 된다.The line synchronization generating unit 40 has the same function as any circuit configuration as long as it is a counter configuration that automatically resets after counting 648 pieces.
따라서, 카운트 648이 된 후 의사 라인동기 발생부(30)의 출력이 발생되지 않은 경우에도 자동으로 리세트되어 라인동기 펄스를 출력하게 된다.Therefore, even when the count 648 is reached, even when the output of the pseudo line synchronization generating unit 30 is not generated, the signal is automatically reset to output the line synchronization pulse.
여기서 648을 카운트하는 것은 비트에러가 발생하여 감지하지 못하는 것에 대비하기 위한 것으로 648의 카운터가 끝나면 1H 지연된 것과 동일하다.The counting of 648 is to prepare for a bit error that cannot be detected. It is the same as the 1H delay when the counter of 648 ends.
상기 라인동기 발생부(40)의 출력이 라인인덱스 발생기(50)에 입력되면, 라인인덱스 발생기(50)에서는 상기 의사 라인동기 발생부(30)의 앤드게이트(33),(34)의 출력신호를 입력받아 제2도와 같은 라인인덱스를 발생하게 된다.When the output of the line synchronization generator 40 is input to the line index generator 50, the line index generator 50 outputs signals of the AND gates 33 and 34 of the pseudo line synchronization generator 30. Received to generate a line index as shown in FIG.
즉, 이 라인인데스 발생기(50)의 출력이 하이인 기간은 짝수라인의 기간이고 로우인 기간에는 홀수라인의 기간으로 인식을 하게 된다. 한편, 동기에러 검출부(60)에서는 상기 라인동기 발생부(40)의 출력신호인 라인동기신호를 제공받고, 상기 의사 라인동기 발생부(30)의 출력신호와 라인동기신호를 앤드게이트(61)에 의해 논리화시켜서 양신호가 동시에 하이일때에 동기에러 검출기(62)에서는 상기 라인동기 발생부(40)의 출력을 참동기신호로 인정하려 인에이블 신호를 출력시키고 상기 의사 라인동기 발생부(30)의 출력이 로우인 경우에는 라인동기 발생부(40)의 출력펄스를 계속 카운트하여 상기 앤드게이트(61)의 출력이 하이일 때 즉, 의사 라인동기 발생부(30)의 출력이 하이가 될때에는 카운트한 것을 리세트시킨다.That is, the period in which the output of the line dessert generator 50 is high is a period of even lines, and in the period of low in, the period is recognized as a period of odd lines. On the other hand, the synchronization error detection unit 60 receives a line synchronization signal, which is an output signal of the line synchronization generator 40, and outputs an output signal and a line synchronization signal of the pseudo line synchronization generator 30 to the AND gate 61. When the two signals are simultaneously high, the synchronous error detector 62 outputs an enable signal to recognize the output of the line synchronous generator 40 as a true synchronous signal, and the pseudo line synchronous generator 30 When the output of the signal is low, the output pulse of the line sync generator 40 continues to count, and when the output of the AND gate 61 is high, that is, when the output of the pseudo line sync generator 30 becomes high, Reset the count.
만일, 상기 라인동기 발생부(40)의 출력펄스를 일정수까지 카운트할 때까지 상기 의사 라인동기 발생부(30)의 출력이 로우일때에는 동기에러 검출부(60)는 디스에이블 신호를 발생한다.When the output of the pseudo line sync generator 30 is low until the output pulses of the line sync generator 40 are counted to a certain number, the sync error detector 60 generates a disable signal.
이러한 경우에도 후에 의사 라인동기신호가 하이로 입력되면 다시 인에이블신호를 출력하게 된다.Even in this case, when the pseudo line synchronization signal is input high, the enable signal is output again.
이와 같이 정확하게 동기신호를 검출하여 라인동기신호를 출력하게 되므로 프로세서의 에러발생이 없게 된다.As such, since the synchronization signal is accurately detected and the line synchronization signal is output, there is no error in the processor.
이상에서와 같이 이 발명에 따른 MAC 방식의 라인 동기검출히러에 의하면, 바이너리 데이터입력을 제공받아 짝수라인의 동기워드를 검출하는 제1동기워드 검출기와, 바이너리 데이터입력을 제공받아 홀수라인의 동기워드를 검출하는 제 2동기워드 검출기와, 상기 제1,제2동기워드 검출기와 연결되어 의사동기신호를 발생하는 의사 라인동기 발생부와, 이 의사 라인동기 발생부에 연결되어 의사 라인동기신호에 의해 리세트되어 648카운트를 행한 후 라인동기신호를 출력하는 라인동기 발생부와, 상기 의사 라인동기 발생부와 연결되어 짝수라인 동기신호와 홀수라인 동기신호를 제공받으며 상기 라인동기 발생부와 연결되어 라인동기신호를 제공받아 짝수라인 기간과 홀수라인 기간을 인식시키는 라인인덱스 신호를 발생하는 라인인덱스 발생기와, 상기 의사 라인동기 발생부와 라인동기 발생부의 출력측에 연결되어 상기 의사 라인동기 발생부와 라인 동기발생부의 출력이 논리화된 신호를 제공받아 동기에러가 연속적을 발생되었을 때 일정수의 동기에러가 감출되면 디스에이블신호를 출력하고 정상적인 동기신호 감지시에는 인에이블신호를 출력하는 동기에러검출부로 된 것이므로, 동기신호의 검출을 상기 의사 라인동기 발생부에 의해 1/212의 확률로 되게 하여 동기가 아닌 부분은 배제시키고 참 동기신호만을 검출하도록 하며, 동기에러가 있을 때 648카운터등에 의해 보상하여 정확한 라인동기신호를 검출함으로써, 라인동기가 프로세스의 기준이 되는 MAC방식의 신호처리에 있어서 프로세서의 동작 에러가 발생하는 것을 방지하는 효과를 가진다.As described above, according to the MAC line synchronization detection method according to the present invention, a first sync word detector which receives a binary data input and detects a sync word of an even line, and a sync word of an odd line receiving a binary data input A second synchronous word detector for detecting a signal, a pseudo line synchronous generator connected to the first and second synchronous word detectors to generate a pseudo synchronous signal, and a pseudo line synchronous signal connected to the pseudo line synchronous generator; A line synchronous generator which resets and performs a 648 count and outputs a line synchronous signal, and is connected to the pseudo line synchronous generator to receive an even line sync signal and an odd line synchronous signal and is connected to the line synchronous generator A line index generator for receiving a synchronization signal and generating a line index signal for recognizing even and odd line periods; When a certain number of synchronization errors are concealed when a synchronization error is generated continuously by being connected to the output line of the pseudo line synchronization generator and the line synchronization generator and receiving a logic signal of the output of the pseudo line synchronization generator and the line synchronization generator. Since it is a synchronous error detection unit that outputs a disable signal and outputs an enable signal when a normal synchronization signal is detected, detection of the synchronization signal is made to have a probability of 1/2 12 by the pseudo line synchronization generation unit so that it is not synchronized. By eliminating the part, detecting only true sync signal, and detecting correct line sync signal by compensating by 648 counter when there is sync error, processor operation error in MAC type signal processing where line sync is the standard of process Has the effect of preventing the occurrence of.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920013759A KR0120533B1 (en) | 1992-07-31 | 1992-07-31 | Multiplex analog component |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920013759A KR0120533B1 (en) | 1992-07-31 | 1992-07-31 | Multiplex analog component |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940003184A KR940003184A (en) | 1994-02-21 |
| KR0120533B1 true KR0120533B1 (en) | 1997-10-30 |
Family
ID=19337308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920013759A KR0120533B1 (en) | 1992-07-31 | 1992-07-31 | Multiplex analog component |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0120533B1 (en) |
-
1992
- 1992-07-31 KR KR1019920013759A patent/KR0120533B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003184A (en) | 1994-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0133423B1 (en) | Frame synchronizing device | |
| EP0688447B1 (en) | De-skewer for serial data bus | |
| US6008746A (en) | Method and apparatus for decoding noisy, intermittent data, such as manchester encoded data or the like | |
| KR960013655B1 (en) | Data segment sync. signal detection circuit for hdtv | |
| US6977973B1 (en) | System and method for decoding manchester data | |
| US5373508A (en) | Detecting valid data from a twisted pair medium | |
| KR970011839B1 (en) | Data collision detection circuit of lan | |
| KR0120533B1 (en) | Multiplex analog component | |
| KR100513275B1 (en) | A data recovery algorithm using data position detecting and a serial data receiver adopting the algorithm | |
| US7161986B2 (en) | Data transmission system and data transmitter/receiver for use therein, and method thereof | |
| JP2762855B2 (en) | Frame synchronization protection circuit | |
| JP2655457B2 (en) | Frame synchronization protection circuit | |
| JP2639277B2 (en) | Digital data instantaneous interruption detection circuit | |
| KR960005202B1 (en) | Frame sync. generating circuit with error-correction facility | |
| JP2655624B2 (en) | Frame synchronization detection circuit | |
| KR0126860B1 (en) | Asynctonous transreciver system | |
| JP2591850B2 (en) | Frame synchronization circuit | |
| JP2526705B2 (en) | Frame synchronization protection device | |
| KR0137577B1 (en) | Apparatus for transmitting alarm information of applicant | |
| KR950035184A (en) | Synchronous Error Compensation Circuit of Serial Bit Stream | |
| JP2667219B2 (en) | Sync signal detection circuit | |
| SU1406809A2 (en) | Receiver of bi-pulse signals | |
| JP2658927B2 (en) | Multiplex transmission method and apparatus | |
| JPH0595387A (en) | Line monitoring circuit | |
| JPH05102951A (en) | Method and apparatus for identifying pulling-out of synchronism for two word sequences |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |