KR950033864A - 동적 컴퓨터 버스를 사용한 데이타 패킹 장치 및 방법 - Google Patents

동적 컴퓨터 버스를 사용한 데이타 패킹 장치 및 방법 Download PDF

Info

Publication number
KR950033864A
KR950033864A KR1019950011156A KR19950011156A KR950033864A KR 950033864 A KR950033864 A KR 950033864A KR 1019950011156 A KR1019950011156 A KR 1019950011156A KR 19950011156 A KR19950011156 A KR 19950011156A KR 950033864 A KR950033864 A KR 950033864A
Authority
KR
South Korea
Prior art keywords
data
output
input
memory
bus
Prior art date
Application number
KR1019950011156A
Other languages
English (en)
Other versions
KR0153346B1 (ko
Inventor
치아 룬 항
Original Assignee
와이.비. 라
삼성 세미콘덕터 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 와이.비. 라, 삼성 세미콘덕터 인코포레이티드 filed Critical 와이.비. 라
Publication of KR950033864A publication Critical patent/KR950033864A/ko
Application granted granted Critical
Publication of KR0153346B1 publication Critical patent/KR0153346B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)
  • Image Processing (AREA)

Abstract

본 발명은 PC, XT 또는 AT 기중의 ISA 버스를 갖는 컴퓨터에 적용되는 동적 컴퓨터 버스를 사용하는 데이타 패킹 장치 및 방법에 관한 것으로, 상기 ISA 버스는 사용자 애드온 카드상에 위치한 PAC(142,152)또는 패킹 회로에 의해 동적 32비트 버스가 제공되어 있으며, 각각의 PAC는 4개의 태그 레지스터(210,211,212,213), 4개의 입력 데이타 레지스터(220,221,222,223), 4개의 출력 데이타 레지스터(240,241,242,243) 및 출력 다중화기 (250)를 제어하는 상태 머신(200)을 포함하며, 상기 4개의 태그 레지스터는 버스 기록 사이클 동안 PAC에 부여된 바이트, 단어, 및 2중의 단어와 관련된 바이트 - 하이 인에이블 신호 BHEN 및 시스템 주소비트 SA[1:0]를 저장하는 기능을 가지며, 상기 4개의 입력 데이타 레지스터는 버스 기록 사이클 동안 PAC에 부여된 바이트, 단어 및 2중 단어를 저장하는 기능을 가지며, 상기 바이트, 단어, 및 2중 단어들은 플렛폼형 신호 CR2B2_1및 태그 레지스터의 출력을 해독하는 해독기의 출력에 의해 제어하는 4개의 조종 회로(214,215,216,217)에 의해 입력 데이타 레지스터내의 적절한 비트 위치로 조종되고, 상기 4개의 출력 데이타 레지스터는 부호기(234)를 통해 4개의 입력 레지스터의 출력을 저장하는 기능을 가지며, 상기 출력 다중화기는 출력 레지스터의 출력을 선택하는 기능을 자고, AT형 플랫폼에 있어서, 2개의 인접 바이트까지는 출력을 위한 32비트 2중 단어로 패킹되며, PC 및 XT 기종 플랫폼에 있어서 4개의 인접 바이트까지는 출력을 위한 32비트 2중 단어로 패킹되고, 상기 PAC들은 EISA 또는 PCI 버스를 사용하는 컴퓨터와 병용할 수 있으며, 32비트 EISA 또는 PCI 버스 사이클 동안 입력 2중 단어가 출력 2중 단어로서 제공되는 것을 특징으로 한다.

Description

동적 컴퓨터 버스를 사용한 데이타 패킹 장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 ISA 버스를 포함하는 컴퓨터 시스템의 선도, 제2도는 버스 제어기의 개략도, 제3도는 제2도의 버스제어기의 작동을 도시한 선도.

Claims (7)

  1. 주소 버스상의 주소와 일치하여 메모리에 대한 연속적인 기록 액세스를 위한 데이타 버스상의 데이타를 패킹하는데 사용되는 데이타 패킹 장치에 있어서, 주소 버스의 저순위 비트로 연결된 입력 및 각각의 연속적인 기록 액세스들을 위한 저순위 주소 비트들을 제공하는 각각의 추력을 갖는 태그 메모리; 상기 태그 메모리와 연결된 입력 및 연속적인 기록 액세스의 어떤 바이트 필드가 유효한지를 지시하는 출력을 갖는 해독기; 입력데이타 메모리; 데이타 버스와 연결된 데이타 입력 및 해독기 출력과 연결된 제어 입력을 갖고, 또한 입력 데이타 메모리와 연결된 출력을 갖고 있으며, 각 연속적인 전송으로부터 입력 데이타 메모리의 각각의 엔트리의 비트 위치로 데이타를 보내는 복수의 조종회로; 출력 데이타 메모리; 입력 데이타 메모리의 출력과 연결된 입력 및 출력 데이타 메모리와 연결된 출력을 갖고, 입력 데이타 메모리로부터 출력 데이타 메모리의 각각의 엔트리로 결합된 데이타를 진행하여 보내는 부호기 회로; 및 출력 데이타 레지스터의 출력과 연결된 입력 및 선택된 다중화기 입력을 부여하는 출력을 갖는 다중화기를 포함하는 것을 특징으로 하는 데이타 패킹 장치.
  2. 제1항에 있어서, 상기 태그 메모리가 4개의 태그 레지스터에 포함하며, 상기 입력 데이타 메모리가 4개의 데이타 레지스터를 포함하며, 상기 출력 데이타 메모리가 4개의 데이타 레지스터를 포함하며, 상기 다중화기가 4:1 다중화기인 것을 특징으로 하는 데이타 패킹 장치.
  3. 주소 버스상의 주소와 일치하여 메모리에 대한 연속적인 기록 액세스를 위한 데이타 버스상의 데이타를 패킹하는데 사용되는 데이타 패킹 장치에 있어서, 기록 스트로브 신호 라인; 플랫폼형 신호 라인; 주소 버스의 고순위 비트와 연결되는 주소 인접도 검출기; 기록 스트로브 라인, 플랫폼형 신호 라인, 및 주소 인접도 검출기의 출력과 연결되는 입력을 갖는 상태 머신; 주소 버스의 저순위 비트와 연결되는 입력 및 상태 머신의 각각의 인에이블 출력과 연결되는 인에이블 입력을 갖는 태그 레지스터의 어레이; 상기 태그 레지스터의 데이타 출력과 연결되는 입력을 갖는 해독기; 데이타 버스와 연결되는 데이타 입력 및 해독기의 출력과 연결되는 제어 입력을 갖는 조종 회로의 어레이; 조종회로와 각각 연결된 입력 및 상태 머신의 각 인에이블 출력과 연결된 인에이블 입력을 갖는 입력 데이타 레지스터의 어레이; 입력 데이타 레지스터의 출력 및 그로부터의 입력의 진행하는 연결-OR을 제공하는 출려과 각각 연결되는 입력을 갖는 부호기; 상기 부호기의 출력과 각각 연결된 입력 및 상태 머신의 각 인에이블 출력과 연결되는 인에이블 입력을 갖는 출력 데이타 레지스터의 어레이; 및 출력 데이타 레지스터의 출력과 각각 연결되는 입력 및 출력을 갖는 다중화기를 포함하는 것을 특징으로 하는 데이타 패킹 장치.
  4. 메모리에 대한 기록 액세스를 위한 데이타 패킹 장치에 있어서, 제1타임동안 제1대역의 복수의 제1입력 데이타를 버스를 통해 받아들이고, 제1타임과 다른 제2타임동안 제2대역의 복수의 제2입력 데이타를 받아들이는 수단; 제1입력 데이타들을 제1대역보다 더 큰 대역을 갖는 제1출력 데이타들로 패킹하고, 제2입력 데이타들을 제2대역보다 더 큰 대역을 갖는 제2출력 데이타로 패킹하고, 상기 제1 및 제2출력 데이타의 대역이 동일한 데이타 패킹 수단; 및 제1 및 제2출력 데이타들을 메모리에 기록하는 수단을 포함하는 것을 특징으로 하는 데이타 패킹 장치.
  5. 액세스를 메모리에 기록하기 위한 데이타 패킹 방법에 있어서, 제1대역의 복수의 제1입력 데이타들을 제1타임에서 버스로부터 받아들이는 단계; 제1입력 데이타를 제1대역보다 더 큰 대역을 갖는 제1출력 데이타로 패킹하는 단계; 제1출력 데이타를 메모리에 기록하는 단계; 제1타임과 다른 제2타임에서 제2대역의 복수의 제2입력 데이타들을 버스로부터 받아들이는 단계; 제2입력 데이타들을 제2대역보다 더 큰 대역을 갖는 제2출력 데이타로 패킹하는 단계; 및 제2출력 데이타를 메모리에 기록하는 단계를 포함하며, 상기 제1및 제2출력 데이타의 대역이 동일한 것을 특징으로 하는 데이타 패킹 방법.
  6. 시스템 버스로부터의 데이타를 시스템 버스 메모리 기록 사이클 동안 “m”보다 더 큰 “n”대역의 메모리 버스를 경유하여 데이타를 “m”대역의 시스템 버스로부터 메모리로 공급하는 데이타 공급 방법에 있어서, 제1 시스템 버스 메모리 기록 사이클 동안 시스템 버스상에 주소를 갖는 제1데이타를 제공하는 단계; 제1데이타를 제1레지스터의 제1세그먼트내에 기록하는 단계; 제2시스템 버스 메모리 기록 사이클 동안 시스템 버스상에 제2데이타를 제공하고, 상기 제2데이타는 제1데이타의 주소와 인접한 주소를 가지며 상기 제2시스템 버스 기록 사이클은 시스템 버스 메모리 기록 사이클을 방해함이 없이 제1시스템 버스 기록 사이클 다음에 이이어지도록 하는 단계; 제2데이타를 제2레지스터의 제2세그먼트내에 기록하는 단계; 및 제2데이타 기록 단계 다음에 이어지는 컴퓨터 버스상에 제1 및 제2 레지스터의 출력들을 합병하는 단계를 포함하는 것을 특징으로 하는 데이타 공급 방법.
  7. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950011156A 1994-05-04 1995-05-04 동적 컴퓨터 버스를 사용한 데이타 패킹 장치 및 방법 KR0153346B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/238,273 US5649127A (en) 1994-05-04 1994-05-04 Method and apparatus for packing digital data
US8/238,273 1994-05-04
US8/238273 1994-05-04

Publications (2)

Publication Number Publication Date
KR950033864A true KR950033864A (ko) 1995-12-26
KR0153346B1 KR0153346B1 (ko) 1998-11-16

Family

ID=22897199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950011156A KR0153346B1 (ko) 1994-05-04 1995-05-04 동적 컴퓨터 버스를 사용한 데이타 패킹 장치 및 방법

Country Status (4)

Country Link
US (2) US5649127A (ko)
JP (1) JP4434324B2 (ko)
KR (1) KR0153346B1 (ko)
TW (1) TW393609B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5790870A (en) * 1995-12-15 1998-08-04 Compaq Computer Corporation Bus error handler for PERR# and SERR# on dual PCI bus system
US5748911A (en) * 1996-07-19 1998-05-05 Compaq Computer Corporation Serial bus system for shadowing registers
DE19636381C1 (de) * 1996-09-09 1998-03-12 Ibm Bus mit anforderungsabhängiger Anpassung der in beiden Richtungen zur Verfügung stehenden Bandbreite
US5860142A (en) * 1996-12-27 1999-01-12 Compaq Computer Corporation Method and apparatus for mapping the memory system of a computer for maximizing memory usage
US6065084A (en) * 1996-12-31 2000-05-16 Silicon Graphics, Inc. Programmable packer and unpacker with ditherer
US6014720A (en) * 1997-05-05 2000-01-11 Intel Corporation Dynamically sizing a bus transaction for dual bus size interoperability based on bus transaction signals
US6631434B1 (en) 1999-11-15 2003-10-07 Hewlett-Packard Development Company, L.P. Dynamic early indication system for a computer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4144562A (en) * 1977-06-23 1979-03-13 Ncr Corporation System and method for increasing microprocessor output data rate
US4205373A (en) * 1978-05-22 1980-05-27 Ncr Corporation System and method for accessing memory connected to different bus and requesting subsystem
US4447878A (en) * 1978-05-30 1984-05-08 Intel Corporation Apparatus and method for providing byte and word compatible information transfers
US4291370A (en) * 1978-08-23 1981-09-22 Westinghouse Electric Corp. Core memory interface for coupling a processor to a memory having a differing word length
US4309754A (en) * 1979-07-30 1982-01-05 International Business Machines Corp. Data interface mechanism for interfacing bit-parallel data buses of different bit width
US4455606A (en) * 1981-09-14 1984-06-19 Honeywell Information Systems Inc. Logic control system for efficient memory to CPU transfers
JPS5856164A (ja) * 1981-09-30 1983-04-02 Toshiba Corp デ−タ処理装置
JPS61139866A (ja) * 1984-12-11 1986-06-27 Toshiba Corp マイクロプロセツサ
US5142672A (en) * 1987-12-15 1992-08-25 Advanced Micro Devices, Inc. Data transfer controller incorporating direct memory access channels and address mapped input/output windows
US5073969A (en) * 1988-08-01 1991-12-17 Intel Corporation Microprocessor bus interface unit which changes scheduled data transfer indications upon sensing change in enable signals before receiving ready signal
US5109332A (en) * 1988-09-09 1992-04-28 Compaq Computer Corporation System for controlling the transferring of different widths of data using two different sets of address control and state information signals
JPH03258618A (ja) * 1990-03-09 1991-11-18 Mazda Motor Corp 車両のパワートレイン構造
US5321398A (en) * 1991-09-27 1994-06-14 Sony Corporation Variable length coder and data packing circuit
JP2599539B2 (ja) * 1991-10-15 1997-04-09 インターナショナル・ビジネス・マシーンズ・コーポレイション 直接メモリ・アクセス装置及びルック・アヘッド装置
US5471632A (en) * 1992-01-10 1995-11-28 Digital Equipment Corporation System for transferring data between a processor and a system bus including a device which packs, unpacks, or buffers data blocks being transferred
US5423010A (en) * 1992-01-24 1995-06-06 C-Cube Microsystems Structure and method for packing and unpacking a stream of N-bit data to and from a stream of N-bit data words
US5524256A (en) * 1993-05-07 1996-06-04 Apple Computer, Inc. Method and system for reordering bytes in a data stream

Also Published As

Publication number Publication date
US5649127A (en) 1997-07-15
US5974494A (en) 1999-10-26
TW393609B (en) 2000-06-11
JP4434324B2 (ja) 2010-03-17
KR0153346B1 (ko) 1998-11-16
JPH0855082A (ja) 1996-02-27

Similar Documents

Publication Publication Date Title
DK59487D0 (da) Lager for en databehandlingsenhed
KR930016886A (ko) 컴퓨터 시스템 및 데이타 저장방법
JPS6462743A (en) Memory access controller
KR930014089A (ko) 데이터 전송 장치
KR970029066A (ko) 명령어 인출 방법 및 장치
KR960004457B1 (ko) 데이터 전송장치
US4764896A (en) Microprocessor assisted memory to memory move apparatus
KR950033864A (ko) 동적 컴퓨터 버스를 사용한 데이타 패킹 장치 및 방법
TW324800B (en) Dual-directory virtual cache and control method thereof
JPS55134442A (en) Data transfer unit
JPS5617489A (en) Character display processing system
JPS5637892A (en) Memory unit
KR920018768A (ko) 고유의 버스트 검색 기능을 가진 데이타 저장 시스템
KR860009421A (ko) 논리기능을 가진 기억회로
KR970076273A (ko) 캐쉬 메모리 컨트롤러 및 이를 제공하는 방법
JPS57200985A (en) Buffer memory device
JPS5564693A (en) Buffer memory unit
JPS5549749A (en) Microprogram control data processing system
JPS5690355A (en) Data processing unit
JPH01316849A (ja) キャッシュメモリ装置
JPS553038A (en) Microprogram control unit
JPS56162151A (en) Information processing device
JPS55112661A (en) Memory control unit
JPS56105537A (en) Data processing device
KR910017291A (ko) 고석 데이타 처리회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120629

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee