Claims (8)
제1도전형의 반도체기판상에 게이트 산화막 및 게이트전극을 형성하는 공정과, 상기 구조의 전표면에 제1절연막을 형성하는 공정과, 상기 게이트전극 일측의 반도체기판에서 확산영역으로 예정된 부분상의 제1절연막을제거하여 반도체기판을 노출시키는 제1콘택홀을 형성하는 공정과, 상기 제1콘택홀을 통해 상기 노출되어 있는반도체기판과 접촉되며, 제2도전형의 불순물을 함유하고 있는 제1도전층 패턴을 형성하는 공정과, 상기 구조의전표면에 제2절연막을 형성하는 공정과, 상기 게이트전극 타측의 반도체기판에서 확산영역으로 예정된 부분상의제2 및 제1절연막을 순차적으로 제거하여 반도체기판을 노출시키는 제2콘택홀을 형성하는 공정과, 상기 제2콘택홀을 메우고, 상기 제2콘택홀을 통해 노출되어 있는 반도체기판과 접촉되며 제2도전형의 불순물을 함유하고 있는제2도전층패턴을 형성하는 공정과, 상기 반도체기판을 열처리하여 상기 제1 및 제2도전층 패턴에서 제2도전형의불순물을 반도체기판으로 확산시켜 상기 게이트전극 양측의 반도체 기판에 확산영역들을 형성하는 공정을 구비하는 반도체소자의 확산영역 제조방법.Forming a gate oxide film and a gate electrode on the semiconductor substrate of the first conductivity type, forming a first insulating film on the entire surface of the structure, and forming a diffusion region in the semiconductor substrate on one side of the gate electrode. (1) forming a first contact hole exposing the semiconductor substrate by removing the insulating film; and contacting the exposed semiconductor substrate through the first contact hole and including a second conductive type impurity. A step of forming a layer pattern, a step of forming a second insulating film on the entire surface of the structure, and sequentially removing the second and first insulating films on a portion of the semiconductor substrate on the other side of the gate electrode as diffusion regions. Forming a second contact hole exposing the second contact hole; and filling the second contact hole, and contacting the semiconductor substrate exposed through the second contact hole. Forming a second conductive layer pattern containing pure water, and heat-treating the semiconductor substrate to diffuse a second conductive impurity from the first and second conductive layer patterns onto the semiconductor substrate to form semiconductors on both sides of the gate electrode. A method for manufacturing a diffusion region of a semiconductor device, the method comprising forming diffusion regions on a substrate.
제1항에 있어서, 상기 제1 및 제2도전형이 서로 반대 도전형으로서 P형 및 N형인 것을 특징으로 하는 반도체소자의 확산영역 제조방법.The method of manufacturing a diffusion region of a semiconductor device according to claim 1, wherein the first and second conductive types are opposite P-type and N-type conductivity types.
제1항에 있어서, 상기 게이트전극상에 별도의 절연막 패턴을 형성하여 콘택홀 형성공정시 게이트전극의 상측이 노출되는 것을 방지하는 것을 특징으로 하는 반도체소자의 확사영역 제조방법.The method of claim 1, wherein a separate insulating layer pattern is formed on the gate electrode to prevent the upper side of the gate electrode from being exposed during the contact hole forming process.
제1항에 있어서, 상기 제1절연막을 식각장벽층과 평탄화의 적층구조로 형성하는 것을 특징으로하는 반도체소자의 확산영역 제조방법.The method of claim 1, wherein the first insulating layer is formed in a stacked structure of an etching barrier layer and a planarization layer.
제4항에 있어서, 상기 평탄화층을 BPSG 및 USG와 BPSG의 적층막으로 이루어지는 군에서 임의로 선택되는 하나의 구조로 형성하는 것을 특징으로 하는 반도체소자의 확산영역 제조방법.The method according to claim 4, wherein the planarization layer is formed of one structure arbitrarily selected from the group consisting of BPSG and a laminated film of USG and BPSG.
제4항에 있어서, 상기 식각장벽층의 하부에 별도의 산화막을 적층하여 식각장벽층 식각에 의한 반도체기판 표면의 손상을 감소시키는 것을 특징으로 하는 반도체소자의 확산영역 제조방법.The method of claim 4, wherein a separate oxide layer is stacked below the etch barrier layer to reduce damage to the surface of the semiconductor substrate due to etching of the etch barrier layer.
제1항에 있어서, 상기 제1도전층 패턴이 비트라인인 것을 특징으로하는 반도체소자의 확산영역 제조방법.The method of claim 1, wherein the first conductive layer pattern is a bit line.
제1항에 있어서, 상기 제2도전층 패턴이 캐패시터의 저장전극이나 저항인 것을 특징으로 하는 반도체소자의 확산영역 제조방법.The method of claim 1, wherein the second conductive layer pattern is a storage electrode or a resistor of a capacitor.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.