KR950013260B1 - 데이타 처리 시스템 - Google Patents

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KR950013260B1
KR950013260B1 KR1019910014830A KR910014830A KR950013260B1 KR 950013260 B1 KR950013260 B1 KR 950013260B1 KR 1019910014830 A KR1019910014830 A KR 1019910014830A KR 910014830 A KR910014830 A KR 910014830A KR 950013260 B1 KR950013260 B1 KR 950013260B1
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Abstract

내용 없음.

Description

데이터 처리 시스템
제 1 도는 직접 모드에서 동작가능한 종래 기술의 메모리 뱅크 디코딩 시스템을 간략하게 도시한 블록도.
제 2 도는 인터리브 모드에서 동작가능한 종래 기술의 시스템을 도시한 제 1 도와 유사한 도면
제 3 도는 직접 모드와 인터리브 모드 양쪽에서 동작가능한 종래 기술의 시스템을 도시한 제 1 도 및 제 2 도와 유사한 도면.
제 4 도는 본 발명의 개량을 도시한 제 3 도와 유사한 도면.
제 5 도는 본 발명을 구체화한 데이터 처리 시스템을 보다 상세히 도시한 블록도.
제 6 도는 제 5 도에 도시된 메모리 콘트롤러의 일부 블록도.
* 도면의 주요 부분에 대한 부호의 설명
112, 114 : 메모리 뱅크 116, 118 : 디코더
120 : CPU 어드레스 버스 126, 128 : 타이밍 논리 회로
129 : RAS 타이밍 신호 132 : 모드 제어 신호
134, 136 : 멀티플렉서 140 : AND 회로
본 발명은 데이터 처리 분야에 관한 것으로, 특히, 다이나믹 판독/기입 메모리의 직접 액세스(direct access) 및 인터리브 액세스(interleave access)를 모두 지원하는 메모리 콘트롤러를 가진 데이터 처리 시스템에 관한 것이다.
통상, 퍼스널 컴퓨터는 물리적 뱅크(physical bank)로서 어드레스되거나 또는 선택되는 다이나믹 메모리 판독/기입 칩들(dynamic memory read/write chips)을 사용하며, 이 칩들은 싱글 인-라인 메모리 모듈(single in-line memory modules)(SIMMS)로 배열된다. 메모리의 물리적 뱅크를 선택하기 위해 로우 어드레스 스트로브(row address strobe)(RAS) 신호가 사용된다. 예를 들면, 16개의 뱅크를 갖는 시스템에서는 16개의 독자적인(unique)RAS 라인이 요구된다. 저가(低價)의 고성능 메모리 시스템은 임의의 1회에 단 하나의 RAS 라인만이 액티브(active) 상태가 되는 직접 모드에서 동작하도록 설계된다. 이와는 달리 고가(高價)의 고성능 메모리 시스템은 보다 넓은 메모리 데이터 경고(memory data path)를 갖도록 설계되고, 인터리브 모드에서는 2개의 뱅크를 인터리브하기 위해 2개의 RAS 라인이 동시에 액티브 상태가 되도록 동작한다.
전형적으로, 메모리 콘트롤러는, 메모리와, 그 메모리를 액세스하는 다른 장치, 직접 메모리 액세스 DMA 콘트롤러 및 마이크로프로세서와의 사이에 접속된다. 메모리 콘트롤러의 기능중의 하나는 액세스될 위치(location)의 어드레스를 디코드하여, 동작 모드(직접 또는 인터리브 모드)에 따라 적당한 메모리 뱅크(들)를 활성화시키는데 적절한 RAS 선택 신호(들)를 발생하는 것이다. 직접 모드에서, 메모리 콘트롤러는 1개의 메모리 뱅크당 1개의 디코더만을 필요로 하지만, 인터리브 모드에서는, 2개의 뱅크당 1개의 디코더만을 필요로하며, 이때 이 2개의 뱅크는 쌍(pair)을 이루어 배열된다. 이들 양쪽 모드를 지원하는 메모리 콘트롤러는 양쪽의 모드를 위한 디코딩 메카니즘(decoding mechanism)을 구비하여야만 한다. 이것은 통상, 2세트의 디코더를 이용함으로써 이루어지며, 이때 한 세트는 직접 모드를 위한, 1개의 뱅크당 1개의 디코더로 되고, 다른 한 세트는 인터리브 모드를 위한, 1쌍의 뱅크당 1개의 디코더로 된다. 그리고 이들 세트중 적합한 세트를 선택하기 위한 부가적인 디코더 논리가 필요하게 된다.
따라서, 본 발명의 한가지 목적은, 직접 및 인터리브 모드 동작을 모두 지원하는 다이나믹 메모리와 메모리 콘트롤러를 갖고, 상기 메모리 콘트롤러는 앞서 설명된 종래 기술에서 필요로 하는 수보다 적은 수의 회로 소자로 설계되는 데이터 처리 시스템을 제공하는 것이다.
본 발명의 다른 목적은, 메모리 뱅크당 하나의 디코더를 필요로 하는 직접 모드에서 동작하거나, 또는 상기 직접 모드용으로 사용되는 디코더와 간단한 논리 회로만을 사용하여, 종래의 인터리브 모드에서 필요했던 추가의 디코더를 필요로 하는 일 없이 인터리브 모드에서도 동작할 수 있는 메모리 콘트롤러를 제공하는 것이다.
요약하면, 본 발명은 상기 및 그 밖의 목적을 달성하기 위해, 직접 모드 동작에서는 뱅크 디코더의 출력이, 연관된 메모리 뱅크로 직접 선택적으로 전송되고, 또, 인터리브 모드에서는 뱅크 디코더의 출력이 쌍을 이루어서 간단한 논리회로를 통해 전달되어 2개의 뱅크를 동시에 액세스할 수 있도록 한 메모리 콘트롤러를 제공하는 것이다.
본 발명의 그 밖의 목적과 장점들은 첨부 도면과 연관하여 하기의 설명으로부터 명백해질 것이다.
이하 본 발명을 첨부된 도면을 참조하여 더욱 상세히 설명한다.
본 발명에 의해 개량하려는 형태의 종래 기술의 메모리 시스템이 제 1 도 ∼ 3 도에 도시되어 있고, 본 발명을 설명하는 비교되는 제 4 도에 도시되어 있다.
제 1 도를 참조하여, 이하 싱글 인라인 메모리 모듈(SIMM)로 이루어진 두 개의 뱅크(112) 및 (114)를 갖는 다이나믹 메모리 시스템(110)에 관련하여 본 발명을 설명한다. 각 SIMM은 1메가의 어드레스가능한 위치를 가지며, 32비트 폭이다. 즉, 각각의 액세스시마다 32비트 또는 하나의 더블워드(doubleword)가 전송될 수 있다. 로우 상태에서 액티브(active)되는 2개의 어드레스 디코더(116) 및 (118)은 어드레스 버스(120)에 접속된다. 디코더(116)는, 어드레스되는 위치가 메모리 위치의 첫 번째 1메가내에 존재하는 경우, 액티브 뱅크 선택(active Bank Select)출력 신호를 발생하고, 디코더(118)는, 어드레스되는 위치가 메모리 위치의 1 내지 2메가의 범위내에 존재하는 경우, 액티브 뱅크 선택 출력 신호를 발생하게 된다. 디코더 (116) 및 (118)는 타이밍 회로(126) 및 (128)에 각각 접속되는 출력 라인을 갖는다. 비스(120)상에 나타나는 어드레스 신호에 응답하여, 디코더(116) 및 (118)중에서 액세스되는 영역에 대응하는 하나의 디코더는, 타이밍 회로로 전송되는 액티브 뱅크 선택 신호를 발생하고, 그후 타이밍 회로는, 선택된 뱅크내의 소망하는 위치를 액세스하기 위하여, RAS 신호를 포함하는 적절한 동작 신호를 발생한다. 이와 같은 동작 모드를 직접 모드(direct mode)라고 한다.
제 2 도는 인터리브 동작을 위해 배열된 동일한 메모리 뱅크를 도시한 것으로, 여기서 상기 뱅크는 결합되어 64비트 폭의 메모리 데이터 경로를 제공한다. 이 경우에, 디코더(130)는 버스(120)에 접속되고, 이에 따라, 액세스되는 어드레스가 0∼2메가 범위에 있을 경우에는 액티브 뱅크 선택 신호를 발생한다. 디코더(130)는 타이밍 논리 회로(128)에 접속되며, 이 타이밍 논리 회로는 액티브 뱅크 선택 신호의 라인(129)상의 RAS 타이밍 신호의 수신에 응답하여, RAS0 및 RAS1 신호를 뱅크(112) 및 (114)로 각각 전송한다. RAS 타이밍 신호는 각각의 RAS0 및 RAS1 펄스의 하이/로우 타이밍을 제어한다.
제 3 도는 직접 모드와 인터리브 모드의 양쪽을 지원하기 위한 시스템을 도시한 것이다. 레지스터(132)는 동작 모드를 지정하기 위한 제어 신호(D/I)를 저장하고, 이 제어 신호에 따라 메모리가 직접 모드 또는 인터리브 모드로 액세스된다. 이것을 달성하기 위해, 시스템은 레지스터(132)에 접속된 2개의 멀티플렉서, 즉, MUX(134) 및 (136)를 더 포함하며, 이 MUX(134) 및 (136)는 제어 신호(D/I)에 따라, 인터리브 모드인 경우 디코더(130)로부터 각 뱅크로 뱅크 선택 신호를 전송하고, 또는 직접 모드인 경우 디코더 (116) 및 (118)로부터 각 뱅크로 뱅크 선택 신호를 전송하도록 동작한다.
설계의 목적이 인터리브 및 직접 동작 모드의 양쪽을 지원하는 메모리 콘트롤러를 제공하는데 있는, 고성능 퍼스널 컴퓨터에서 사용하기 위한 메모리 콘트롤러를 설계하는 과정에서, 우리는 상기 종래 기술의 설계를 분석하여 디코더(130)를 단순한 AND 회로로 대체시키므로써, 직접 모드용으로 설계된 2개의 디코더가 인터리브 모드에서도 추가적으로 사용된다고 하는 관계를 알게 되었고, 이것에 의해 회로의 수는 감소시키면서 동일한 결과를 얻을 수 있었다.
제 4 도를 참조하면, AND 회로(140)는 디코더(116) 및 (118)의 출력단에 접속된 2개의 입력단과, MUX(134) 및 (136)의 입력단에 접속된 하나의 출력단을 갖는다. 직접 모드에서 동작할 경우에, MUX(134) 및 (136)는, 어느 쪽의 뱅크 선택 신호가 액티브인가에 따라서, 디코더(116) 또는 디코더(118)로부터의 액티브 출력 신호만을 전송하게 된다.
인터리브 모드에서 동작할 경우에, MUX(134) 및 (136) 모두는, 뱅크(112) 및 (114)를 동시에 액세스하기 위해 AND 회로(140)로부터의 액티브 신호를 전송한다. AND 회로(140)는 2개의 물리적 뱅크로부터 단일의 논리적 메모리 뱅크를 효과적으로 생성하고, 이때 논리적 뱅크는 0∼2메가 범위의 어드레스를 갖는다.
이후의 논리적인 이유로부터, 본 발명의 간편성(simplicity)과 본 발명에서는 왜 AND 회로가 사용되는가가 이해될 것이다. 디코더(116)의 출력은 어드레스된 위치가 0∼1메가 범위내에 존재할 때에만, 액티브(active), 즉 로우(low) 상태로 된다. 디코더(118)의 출력은, 어드레스된 위치가 1∼2메가 범위내에 존재할 때에만, 액티브, 즉 로우 상태로 된다. 만일 어드레스된 위치가 상기한 범위를 초과했다면, 양쪽 디코더의 출력은 인액티브(inactive), 즉 하이(high) 상태로 된다. AND 회로(140)의 논리는 두 개의 입력 또는 어느 한쪽의 입력이 액티브일 때에, 그 출력이 액티브가 되도록 되어 있다. 만약, 양쪽 입력이 모두 하이상태, 즉 인액티브일 때에는, 출력은 마찬가지로 하이상태, 즉 인액티브로 된다.
제 5 도를 참조하면, 도시되어 있는 데이터 처리 시스템은 마이크로프로세서(10), 메모리 콘트롤러(12), 복수의 SIMM(16-1) 내지 (16-n)을 갖는 메모리(14), 버스 인터페이스(18), 기본 입력/출력 동작 시스템(basic input/output operationg system : BIOS)을 저장하기 위한 판독 전용 메모리(RON)(20), 준비 및 구성 정보(setup and configuration information)를 저장하기 위한 비휘발성 RAM(NVRAM)(22), 직접메모리 액세스 DMA 콘트롤러(24), 복수의 확장 소켓(expansion sockets)(27-1) 내지(27-n)에 접속되는 확장 버스(26) 및 상기 확장소켓(27-1)에 접속되는 버스 마스터(bus master) (28)를 포함한다. 메모리콘트롤러(12)는 CPU 버스(30)와 시스템 버스(32)에 접속되는 이중 포트(dual port)콘트롤러이다. 데이터버스(30D)는 마이크로프로세서(10)와 버퍼(34) 사이에 접속되고, 데이터 버스(32D)는 버스 인터페이스(18)와 버퍼(34) 사이에 접속된다. 버퍼(34) 및 (35)는 메모리 버스(36)중 데이터 버스(36D)에 의해 메모리 (14)에 접속된다. 버스(26), (30), (32) 및 (36)의 어드레스 버스, 제어 버스 및 데이터 버스는 각각 접미어 A, C 및 D를 붙여서 구별된다.
이하에 상세히 설명되는 콘트롤러(12)와 그에 관련된 동작을 제외하고는, 본 시스템은 공지된 원리에 따라 구성되어 있고, 충분히 문서화되어 상업적으로 이용되고 있는 디바이스를 사용하고 있으므로, 본 발명을 이해하는데 더 이상 필요하지 않은 상세한 설명은 본 명세서상에서 생략한다. 데이터 처리 시스템에 공통으로 포함되는 여러 가지 지원(support)을 위한 다른 디바이스는 설명을 간략화하기 위해 생략되었다.
이제까지 설명된 시스템내의, 메모리(14)는 마이크로프로세서(10), DMA 콘트롤러 (24) 또는 버스 마스터(28)에 의해 액세스될 수 있다. 이와같은 메모리 액세스는 각 디바이스에 대해 유사하므로, 이후의 설명은 마이크로프로세서(10)가 어떻게 하여 메모리(14)에 액세스하는가에 대해서만 한정한다. 당업자에게는, 어떻게 해서 다른 디바이스가 마찬가지로 메모리를 액세스하는가가 명백하다. 또한, 많은 다양한 메모리 구성이 존재하지만, 본 발명을 설명하기 위한 목적으로 메모리(14)는 32 비트폭의 SIMM을 최대 8개까지 갖도록 취해지며, 각 SIMM은 1 또는 2개의 뱅크를 갖고, 각 뱅크는 1 또는 4 메가바이트의 용량을 가지며, 30∼100ns의 RAS 속도로 동작가능하게 되어 있다. 확장 버스를 사용하므로써 부가적인 메모리를 추가할 수도 있다.
제 6 도는 일반적으로 본 발명이 어떻게 메모리 콘트롤러(12)에 합체되는가를 도시한 것이다. 어드레스 버스(120)는 버스(30)(제 5 도)로부터 뱅크 어드레스를 수신하여 이와 같은 어드레스를 디코더(116) 및 (118)에 입력시킨다. 두 디코더의 출력단은, MUX(134, 136) 및 AND 회로(140)를 포함하는 논리 회로(42)의 입력단에 접속된다. 입출력(I/O) 포트(40)는 레지스터(132)를 포함한다. 시스템이 초기에 구성되어 사용자가 시스템을 직접 모드로 동작시켜야 할지 인터리브 모드로 동작시켜야 할지를 결정하면, 그때 상기 포트를 어드레스 지정하여 레지스터에 적절한 D/I 신호를 가입하므로써 레지스터(132)내의 제어 신호가 설정된다. 통상적으로, 일단 시스템이 소정의 모드로 동작하도록 설정되면, 그 상태로 유지된다. 모드 제어 신호 D/I를 송신하기 위해 레지스터(132)는 논리회로(42)에 접속된다. 콘트롤러(12)는 또한 버스(30)상의 마이크로프로세서로부터의 어드레스 및 제어 신호에 응답하여, 논리회로(42)로 타이밍 신호를 제공하는 상태 머신(state machine)(44)을 포함하며, 이때 논리 회로(42)는 어드레스된 메모리 위치를 포함하는 뱅크를 액세스하기 위하여 메모리(14)로 전송될 RAS 신호를 포함하는 적절한 메모리 동작 제어 신호를 발생한다.
이상에서 본 발명은 1메가 SIMM에 관련하여 설명되었지만, 하나의 8입력 1출력 디코더(eight-to-one decoder)를 단일의 AND 회로로 대체하는 장점이 있기 때문에, 이러한 장점은, 다양한 크기의 SIMM 및 다양한 개시 어드레스를 취급하도록 디코더의 복잡성이 증가되면, 그 이점이 한층 부각된다.
본 명세서 뒤에 첨부된 본 발명의 청구범위를 벗어남이 없이 본 발명의 몇가지 과정 및 구성이 변경될 수 있다는 것을 당업자들은 잘 이해할 것이다.

Claims (3)

  1. 마이크로프로세서와, 제 1 메모리 뱅크(a first memory bank)와 제 2 메모리 뱅크(a second memory bank)를 갖는 메모리로서, 상기 제 1 메모리 뱅크는 제 1 어드레스 범위(a first range of addresses)내에 위치되는 복수의 어드레스가능한 메모리 위치를 갖고, 상기 제 2 메모리 뱅크는 상기 제 1 범위에 연속하는 제 2 어드레스 범위내에 위치되는 복수의 어드레스가능한 메모리 위치를 가지며, 상기 제 1 메모리의 뱅크는 제 1 로우 어드레스 스트로브(row address strobe)(RAS) 신호를 포함하는 복수의 신호에 의해 액세스가능하게 되고, 상기 제 2 메모리 뱅크는 제 2 RAS 신호를 포함하는 복수의 신호에 의해 액세스가능하게 되는 상기 메모리와 ; 상기 메모리로의 액세스를 제어하는 메모리 콘트롤러와 ; 상기 마이크로프로세서와 상기 메모리 콘트롤러 사이에 접속되고, 어드레스 데이터 및 제어라인을 구비하는 버스를 포함하며, 상기 마이크로프로세서는, 상기 어드레스 라인상에는 어드레스신호를, 상기 제어 라인상에는 판독/기입 동작을 한정하는 제어 신호를 위치시킴으로써 메모리로의 액세스를 개시(initiate)하도록 동작하고, 상기 메모리 콘트롤러는, 인터리브 모드 동작과 직접 모드 동작을 가지며, 상기 메모리 콘트롤러는, 상기 어드레스 라인에 접속되는 입력을 갖고, 제 1 뱅크 선택 신호(a first Bank Select singnel)를 발생하기 위해, 상기 제 1 어드레스 범위내에 있는 상기 어드레스 라인상의 어드레스를 디코드하는 것에 따라서 동작 가능하게 되는 제 1 뱅크 어드레스 디코더와 ; 상기 어드레스 라인에 접속되는 입력을 갖고, 제 2 뱅크 선택 신호 (a second Bank Select signal)를 발생하기 위해 상기 제 2 어드레스 범위내에 있는 상기 어드레스 라인상의 어드레스를 디코드하는 것에 따라서 동작가능하게 되는 제 2 뱅크 어드레스 디코더와 ; 상기 제 1 디코더 및 상기 제 2 디코더에 각각 접속되어 상기 제 1 뱅크 선택 신호 및 상기 제 2 뱅크 선택 신호를 각각 수신하는 제 1 입력 및 제 2 입력을 갖고, 상기 제 1 및 제 2 디코더중 하나로부터 상기 제 1 및 제 2 뱅크 선택 신호중 하나를 수신하는 것에 따라서 액티브 출력 신호를 발생하도록 동작하는 단일의 논리 회로와 ; 제 1 및 제 2 입력과 제 1 및 제 2 출력을 갖고, 상기 제 1 및 제 2 입력은 각각 상기 제 1 디코더 및 제 2 디코더에 접속되어 상기 제 1 뱅크 선택 신호 및 제 2 뱅크 선택 신호를 각각 수신하며, 상기 제 1 및 제 2 입력은 또한 상기 논리 회로에 접속되어 상기 논리 회로로부터 상기 액티브 출력 신호를 수신하는 모드 제어 수단으로서, 상기 모드 제어 수단은 집적 모드와 인터리브 모드중 어느 하나에서 동작하도록 선택적으로 설정되며, 집적 모드에서 동작하도록 설정되었을 때에는 상기 제 1 뱅크 선택 신호를 상기 제 1 출력으로 통과시키고 상기 제 2 뱅크 선택 신호를 상기 제 2 출력으로 통과시키도록 동작하며, 상기 인터리브 모드에서 동작하도록 설정되었을 때에는 상기 논리 회로로부터의 상기 액티브 출력신호를 상기 제 1 출력 및 제 2 출력 양쪽으로 통과시키도록 동작하는 상기 모드 제어 수단과 ; 상기 모드 제어 수단의 상기 제 1 및 제 2 출력에 접속되어 상기 모드 제어 수단에 의해 통과된 신호를 수신하고, 상기 메모리 뱅크에 또한 접속되어 상기 모드 제어수단에 의해 통과된 상기 신호에 응답하여 상기 뱅크를 선택적으로 액세스하므로써, 단일의 어드레스를 수신하는 상기 디코더에 응답하며, 상기 모드제어 수단이 상기 직접 모드에서 동작할 경우 상기 메모리 뱅크중 단 하나가 액세스되고 상기 모드 제어 수단이 상기 인터리브 모드에서 동작할 경우 상기 두 메모리 뱅크가 모두 액세스되는 타이밍 수단을 포함하는 데이터 처리 시스템.
  2. 제 1 항에 있어서, 상기 모드 제어수단은, 상기 메모리 콘트롤러의 동작 모드를 한정하는 모드 제어신호를 저장하는 레지스터와 : 상기 모드 제어수단의 상기 제 1 및 제 2 입력과 상기 제 1 및 제 2출력을 포함하며, 상기 레지스터에 접속되어 상기 모드 제어 신호를 수신하여 상기 제어 신호에 따라 동작하는 제어 입력을 더 구비하는 멀티플렉서 수단을 포함하는 데이터 처리 시스템.
  3. 제 2 항에 있어서, 입/출력(I/O) 포트를 더 포함하며, 상기 레지스터는 상기 I/O 포트의 일부이고, 상기 I/O 포트에 상기 모드 제어 신호를 기입할 때 설정가능한 데이터 처리 시스템.
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