Claims (5)
직렬로 연결되어 입력되는 직렬 데이타(SIN)를 수신 클럭 (RxCLK)에 동기시켜 병렬로 변환하는 제1, 제2및 제3직/병렬 변환회로(21, 22, 23), 상기 제1 및 제2직/병렬 변환회로(21, 22)로 부터 출력되는 병렬 데이타를 입력으로 하여 8비트 미만인 데이타 프레임과 공유 플래그가 연속되는 경우를 검출하는 숏 프레임 검출회로(24), 상기 제2및 제3직/병렬 변환회로(22, 23)로 부터 출력되는 병렬 데이타를 입력으로 하여 데이타 프레임에 아이들 상태가 있는지를 각각 검출하는 제1 및 제2아이들 검출회로(25, 27), 상기 제2 및 제3직/병렬 변환회로(22, 23)로 부터 출력되는 병렬 데이타를 입력으로 하여 데이타 플레임에 프레그가 있는지를 각각 검출하는 제1 및 제2플래그 검출회로(26, 28), 및 상기 숏 프레임 검출회로(24), 상기 제1 및 제2아이들 검출회로(25, 27), 및 상기 제1 및 제2플래그 검출회로(26, 28)로 부터 출력되는 신호(YB, IL, IH, FL, FH)를 입력으로 하여 수신 데이타 프레임 동기 비트신호(RxSyncl, RxSync2)를 출력하는 동기 비트 생성회로(29)를 포함하여 구성되는 것을 특징으로 하는 동기데이타 링크 제어 소레벨 데이타 링크 제어 (SDLC/HDLC) 통신에서의 데이타 프레임 동기 비트 생성장치.First, second, and third serial / parallel conversion circuits 21, 22, and 23 for converting serial data SIN connected in series and in parallel in synchronization with a reception clock RxCLK; A short frame detection circuit 24 for detecting a case where a data frame having less than 8 bits and a shared flag are continuous by using parallel data output from the two serial / parallel conversion circuits 21 and 22 as inputs, the second and third First and second idle detection circuits 25 and 27 for detecting whether an idle state is present in the data frame by inputting parallel data output from the serial / parallel conversion circuits 22 and 23, respectively, and the second and second points. First and second flag detection circuits 26 and 28 for detecting whether there is a flag in the data frame by inputting parallel data output from the three-parallel / parallel conversion circuits 22 and 23, and the short frame detection. Circuit 24, the first and second idle detection circuits 25 and 27, and the first and second Sync bit generation circuit 29 for outputting received data frame sync bit signals RxSyncl and RxSync2 as inputs of signals YB, IL, IH, FL, and FH output from the second flag detection circuits 26, 28. And a data frame sync bit generating device in synchronous data link control small level data link control (SDLC / HDLC) communication.
제1항에 있어서, 상기 제1 및 제2아이들 검출수단(25, 27)은 상기 제2및 제3직/병렬 변환회로(32, 23)로 부터 출력되는 병렬 데이타를 소정 비트로 나누어 부정 논리 곱하는 제1 및 제2부정 논리곱 수단 (31, 32) 및 상기, 제1 및 제2 부정 논리곱 수단(31, 33)으로 부터 출력되는 신호를 논리곱하는 논리곱 수단(33)으로 구성되는 것을 특징으로 하는 동기 데이타 링크 제어/고레벨 데이타 링크제어 (SDLC/HDLC)퉁신에서의 데이타 프레임 동기 비트 생성장치.2. The apparatus of claim 1, wherein the first and second idle detection means (25, 27) divides the parallel data output from the second and third serial-to-parallel conversion circuits (32, 23) by predetermined bits to perform a negative logical multiplication. And first and second negative logical product means (31, 32) and logical AND means (33) for ANDing the signal output from said first and second negative logical product means (31, 33). An apparatus for generating data frame sync bits in a synchronous data link control / high level data link control (SDLC / HDLC) system.
제1항에 있어서, 상기 제1 및 제2플래그 검출수단(26, 28)은 상기 제2 및 제3직/병렬 변환회로(22, 23)으로 부터 출력되는 병렬데이타중 2비트를 각각 반전시키는 제1 및 제2반전수단(34, 35) 및 상기 제2및 제3 직/병렬 변환수단(22, 23)으로 부터 출력되는 병렬데이타중 상기 2비트를 제외한 나머지 비트와 상기 제1 및 제2 반전수단(34, 35)의 출력신호를 부정 논리곱하는 부정논리곱 수단(36)으로 구성되는 것을 특징으로 하는 동기 데이타 링크제어/고레벨 데이타 링크제어 (SDLC/HDLC) 통신에서의 데이타 프레임 동기 비트 생성회로.2. The apparatus of claim 1, wherein the first and second flag detection means (26, 28) invert two bits of parallel data output from the second and third serial / parallel conversion circuits (22, 23), respectively. Remaining bits other than the 2 bits of the parallel data output from the first and second inverting means (34, 35) and the second and third serial / parallel conversion means (22, 23) and the first and second Generation of data frame sync bits in synchronous data link control / high level data link control (SDLC / HDLC) communication, characterized in that it consists of negative logical means 36 for negative ANDing the output signal of the inverting means 34,35. Circuit.
제l항에 있어서, 상기 동기 비트 생성수단(29)은 상기 숏 프레임 검출수단(24). 상기 제1 및 제2 아이들 검출수단(25, 27) 및 상기 제1및 제2플래그 검출수단(26, 28)으로 부터 출력되는 신호(YB, IL, IH, FL, FH)를 논리적인 조합에 의하여 수신 데이타 비트가 나타내는 프레임 끝, 프레임 시작, 유효 데이타, 및 아이들 상태에 따라 수신 데이타 프레임 동기 비트신호(RxSyncl, RxSync2)를 출력하는 것을 특징으로 하는 동기 데이타 링크제어/고레벨 데이타 링크제어 (SDLC/HDLC) 통신에서의 데이타 프레임 동기 비트 생성회로.2. The means according to claim 1, wherein said sync bit generating means (29) is said short frame detecting means (24). The signals YB, IL, IH, FL, and FH output from the first and second idle detection means 25 and 27 and the first and second flag detection means 26 and 28 are logically combined. And outputting the received data frame sync bit signals RxSyncl and RxSync2 according to the frame end, frame start, valid data, and idle state indicated by the received data bits. HDLC) Data frame sync bit generation circuit in communication.
제1항 및 제4항에 있어서, 상기 동기 비트 생성수단(29)은 수신크럭(RxCLK)에 동기되어 수신 유효신호(RxVALID, /RxVALID)를 출력하는 D플립플롭(38)과, 상기 숏 프레임 검출수단(24)의 출력신호(YB)와 상기 제1 및 제2 아이들 검출 수단(25, 27)의 출력신호(FL, FH)와 상기 제1 및 제2플래그 검출 수단(26, 28)의 출력신호(FL, FH) 및 상기 D플립플롭(38)에서 출력되는 수신 유효신호(RxVALID, /RxVALID)를논리조합하여 상기 D플립플롭(38)의 입력신호로 출력하기 위한 조합회로 I(37)와, 상기 숏 프레임 검출수단(24)과 상기 제1 및 제2아이들 검출수단(25, 27)과 상기 제1 및 제2플래그 검출 수단(26, 28) , 상기 D플립플롭(38)의 출력신호를 논리 조합하여 상기 수신데이터 프레임 동기 비트신호(RxSyncl, RxSync2)를 출력하기 위한 조합회로 Ⅱ, Ⅲ (39, 40)를 포함함을 특징으로 하는 동기데이타 링크 제어/고레벨 데이타 링크 제어(SDLC/HDLC) 통신에서의 데이타 프레임 동기 비트 생성장치.5. The apparatus as claimed in claim 1 or 4, wherein the synchronization bit generating means (29) is a D flip-flop (38) for outputting a reception valid signal (RxVALID, / RxVALID) in synchronization with a reception clock (RxCLK), and the short frame. Of the output signal YB of the detection means 24 and the output signals FL and FH of the first and second idle detection means 25 and 27 and the first and second flag detection means 26 and 28. Combination circuit I (37) for logically combining the output signals FL and FH and the reception valid signals RxVALID and / RxVALID output from the D flip flop 38 and outputting them as an input signal of the D flip flop 38. ), The short frame detection means 24, the first and second children detection means 25 and 27, the first and second flag detection means 26 and 28, and the D flip-flop 38. And a combination circuit II, III (39, 40) for outputting the received data frame synchronization bit signals RxSyncl and RxSync2 by logical combination of the output signals. A device for generating data frame sync bits in high / high level data link control (SDLC / HDLC) communications.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.