Claims (3)
통신시스템에서 극성을 나타내는 사인데이타(SD), 우선 순위를 나타내는 제1데이타(S2-S0) 및 양자화 데이타인 제2데이타(Q3-Q0)로 압축한 데이타를 신장 변환하는 장치에 있어서, 전송(SCLK), 프레임 동기신호(FS), 제1데이타(S2-S0)를 전송하기 위한 제1제어신호(CTL1) 및 제2데이타(CTL2)를 전송하기 위한 제2제어신호(CTL2), 제2데이타(Q3-Q0)의 전후에 소정 데이타를 삽입하기 위한 제3제어신호(CTL3)를 발생하는 제3제어신호(CTL3)를 발생하는 제어신호(10)부와, 데이타 입력단(DR)으로부터 수신한 압축데이타 사인데이타(SD1) 및 제1데이타(S2-S0)를 전송하는 쉬프터(20)와, 상기 쉬프트(20)의 제1데이타(S2-S0)를 입력하여 디코딩 출력하는 디코더(30)와, 상기 제어신호발생부(10)의 프레임 동기 신호(FS)에 의해 클리어되며 상기 디코더(30)의 출력에 의해 제2데이타(Q3-Q0)의 초기 위치를 설정하는 동시에 신장 변환할 데이타의 에러를 보상하고 상기 제어신호발생부(10)의 제2신호(CTL2)에 의해 데이타 입력단(DR)을 통한 압축데이타중 제2데이타를 받아 압축전 상태의 데이타로 변환하는 데이타 신장 변환부(40)와, 상기 쉬프터(20)의 사인데이타 및 데이타 신장 변환부(40)를 통한 신장 변환데이타를 상기 제어신호발생부(10)의 프레임 동기신호(FS)에 의해 출력하는 출력버퍼(50)로 구성함을 특징으로 하는 데이타 신장변환장치.In a communication system, an apparatus for decompressing and converting data compressed with a sign data (SD) indicating polarity, a first data (S2-S0) indicating priority, and a second data (Q3-Q0) which is quantization data is used. SCLK, frame synchronization signal FS, first control signal CTL1 for transmitting the first data S2-S0, second control signal CTL2 for transmitting the second data CTL2, and second Control signal 10 section for generating third control signal CTL3 for generating predetermined control signal CTL3 for inserting predetermined data before and after data Q3-Q0, and received from data input terminal DR. A shifter 20 for transmitting the compressed data sign data SD1 and the first data S2-S0, and a decoder 30 for decoding and outputting the first data S2-S0 of the shift 20. And an initial position of the second data Q3-Q0 cleared by the frame synchronizing signal FS of the control signal generator 10 and output by the decoder 30. Compensate for the error of data to be subjected to decompression conversion at the same time, and receive the second data of the compressed data through the data input terminal DR by the second signal CTL2 of the control signal generator 10, and the data in the pre-compressed state. The data decompression unit 40 for converting the data into the frame synchronization signal FS of the control signal generation unit 10 and the decompression conversion data through the data decompression unit 40 and the sign data of the shifter 20. And an output buffer (50) for outputting the data.
제1항에 있어서, 압축데이타가 8비트일시 각종 제어신호를 발생하는 제어신호발생부(10)가, 시스템 클럭을 분주하여 쉬프트클럭(STLK) 및 제1-제4분주신호(0A-0D)신호를 발생하는 제1수단(1)과, 상기 제1수단(1)의 제1-제4분주신호(0A-0D)신호를 논리곱하여 프레임 주기를 설정하며 이 신호를 반전하여 프레임 동기신호로 출력하는제2수단(2)와, 상기기 제1수단(1)의 제3-4분주신호(OC-OD)를 부논리합하여 사인데이타(SD) 및 제1데이타(S2-S0)의 쉬프트 주기를 설정하고, 이 신호와 쉬프트 클럭(SCLK)를 부논리곱하여 사인데이타(SD) 및 제1데이타(S1-S0)의 쉬프트 클럭인 제1제어신호(CTL1)를 발생하는 제3수단(3)과, 상기 제1수단(1)의 제3분주반전신호 및 제4분주신호(0C-0D)를 부논리곱하여 제2데이타(Q3-Q0)의 쉬프트 주기를 설정하고 이 신호와 쉬프트 클럭(SCLK)를 부논리곱하여 제2데이타를 쉬프트하기 위한 제2제어신호(CTL2)를 발생하는 제4수단과 상기 제4수단의 제1 및 제2분주신호(0A-0D)를 부논리합하고 이 신호와 상기 제4수단의 부논리합신호를 부논리곱한후 쉬프트 클럭에 의해 상기 부논리곱 신호를 반전동기 신호시켜 제2데이타(Q3-Q0)이면 전후비트에 소정데이타를 세트시키기 이한 제3제어신호(CTL3)를 발생하는 제5수단으로 구성함을 특징으로 하는 장치.The control signal generator 10, which generates various control signals when the compressed data is 8 bits, divides the system clock to shift the shift clock STLK and the first to fourth divided signals 0A-0D. A frame period is set by logically multiplying the first means (1) for generating a signal and the first-fourth divided signal (0A-0D) signal of the first means (1), and inverts this signal to a frame synchronization signal. Shifting of the sign data SD and the first data S2-S0 by negative logic of the second means 2 for output and the third to fourth divided signals OC-OD of the first means 1. Third means (3) for setting a period and generating a first control signal CTL1, which is a shift clock of the sine data SD and the first data S1-S0, by negatively multiplying this signal with the shift clock SCLK. And the third division inversion signal and the fourth division signal (0C-0D) of the first means (1) are negatively multiplied to set the shift period of the second data (Q3-Q0), and the signal and the shift clock ( SCLK) to be negative The fourth means for generating the second control signal CTL2 for shifting the two data and the first and second divided signals 0A-0D of the fourth means are negatively mixed and the negative of the fourth means After the logical sum signal is negative logic multiplied by the shift clock, the negative logic signal is inverted synchronous signal to generate a third control signal (CTL3) to set the predetermined data in the front and rear bits if the second data (Q3-Q0) Apparatus characterized by consisting of five means.
제1항에 있어서, 데이타 신장 변환부(40)가 상기 디코더(20)의 각 출력단(O1-O8)을 데이타 선택 스위치(DS1-DS8)의 각각에 접속하는 동시에 쉬프트 레지스터(SR5-SR17)에서 압축데이타의 전후 위치에 있는 2개의 해당 쉬프트레지스터의 세트단자에 접속하며 압축 데이타를 스위칭하는 상기 데이타 선택스위치(DS1-DS8)의 출력단을 각각 쉬프트레지스터(SR9-SR16)에 접속하고 상기 쉬프트레지스터(SR1-SR17)의 MSB의 쉬프트 레지스터(Sn5)의 직렬 출력단을 LSB의 쉬프트레지스터(SR17)에 접속하도록 구성함을 특징으로 하는 장치.The data expansion converter (40) according to claim 1, wherein the data extension converter (40) connects each of the output terminals (O1-O8) of the decoder (20) to each of the data select switches (DS1-DS8), and at the shift registers SR5-SR17. The output terminals of the data selection switches DS1-DS8 for switching the compressed data are connected to the shift registers SR9-SR16, respectively, connected to the set terminals of two corresponding shift registers at the front and rear positions of the compressed data. And the serial output terminal of the shift register (Sn5) of the MSB of SR1-SR17) is connected to the shift register (SR17) of the LSB.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.