KR950010616A - 움직임 보상 회로 - Google Patents

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KR950010616A
KR950010616A KR1019930020243A KR930020243A KR950010616A KR 950010616 A KR950010616 A KR 950010616A KR 1019930020243 A KR1019930020243 A KR 1019930020243A KR 930020243 A KR930020243 A KR 930020243A KR 950010616 A KR950010616 A KR 950010616A
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홍창수
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배순훈
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Abstract

본 움직임 보상회로는 HDTV가 블럭 단위의 신호 구조를 갖고 있음을 이용하여 블럭 단위로 움직임 보상을 하는 회로에 관한 것이다.
이에 따라 본 회로는 소정 블럭단위로 입력되는 데이타 내의 소정수의 픽셀을 소정수만큼 쉬프트하여 출력하는 쉬프트레지스터, 인가되는 데이타를 저장하는 메모리, 이전 프레임 데이타를 저장하고 그 사이클 주기로 데이타를 출력하는 프레임 메모리, 프레임 메모리에서 출력되는 데이타를 움직임 보상을 위해 재배열하여 발생하기 위한 재배열부, 재배열부에서 출력되는신호와 쉬프트 레지스터에서 출력되는 신호를 가산하여 메모리로 출력하기 위한 가산기를 포함하도록 구성된다.

Description

움직임 보상 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 움직임 보상 회로의 블럭도,
제6도는 본 발명에 따른 움직임 보상을 위한 데이타 재배열의 일실시예도,
제7도는 제5도의 디코더의 진리표.

Claims (2)

  1. 상기 입력되는 신호를 소정 블럭단위로 신호처리하는 고화질 영상신호처리 시스템의 움직임 보상회로에 있어서;소정 블럭단위로 입력되는 데이타 내의 소정수의픽셀을 소정수만큼 쉬프트하여 출력하는 쉬프트레지스터, 인가되는 데이타를 저장하는 메모리, 이전 프레임 데이타를 저장하고 2 사이클 주기로 데이타를 출력하는 프레임 메모리와, 상기 프레임 메모리에서 출력되는 데이타를 움직임 보상을 위해 재배열하여 발생하기 위한 재배열부와, 상기 재배열부에서 출력되는신호와 상기 쉬프트 레지스터에서 출력되는 신호를 가산하여 상기 메모리로 출력하기 위한 가산기를 포함함을 특징으로 하는 움직임 보상회로.
  2. 제1항에 있어서 상기 재배열부는 첫번째 사이클에서는 움직임 벡터를 상기 소정수 8로 나눈 나머지만큼을 좌로 쉬프트하고 2번쩨 사이클에서도 움직임 벡터를 상기 소정수로 나눈 나머지 만큼을 좌로 쉬프트하는 배럴 쉬프터와 상기 첫번째 사이클에서 움직임 벡터 하위 3비트를 이용하여 인에이블 신호를 출력하는 디코더와 상기 배럴 쉬프터에서 쉬프트된 데이타는 선택적으로 저장하고 상기 첫 사이클에서는 상기 디코더의 인에이블 신호를 제공받고 상기 두번째 사이클에서는 그 반대의 출력을 갖고 디코더에서 인에이블 신호를 제공받아 원하는 상기 소정수의 픽셀 데이타를 출력하는 래치부와 상기 래치부의 출력을 버퍼링하여 상기 가산기로 출력하는 버퍼로 구성되는 움직임 보상회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930020243A 1993-09-28 1993-09-28 움직임 보상 회로 KR970003104B1 (ko)

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