KR970003104B1 - 움직임 보상 회로 - Google Patents

Abstract

내용없음.

Description

움직임 보상 회로

제1도는 종래의 고속의 데이터를 저속의 메모리를 사용하여 저장하고 읽어내기 위한 블럭도.

제2도는 제1도의 각 부의 동작 타이밍도.

제3도는 제1도의 종래의 움직임 보상회로의 블럭도.

제4도는 제3도의 각 부의 동작 타이밍도.

제5도는 본 발명에 따른 움직임 보상회로의 블럭도.

제6도는 본 발명에 따른 움직임 보상시 데이터 재배열상태를 설명하기 위한 예시도.

제7도는 제5도의 디코더의 진리표.

* 도면의 주요부분에 대한 부호의 설명

501 : 쉬프트 레지스터 502 : 감산기

503 : 이전 프레임메모리 504 : 배럴 쉬프터

505 : 디코더 506 : 래치부

507 : 버퍼 508 : 메모리

본 발명은 고화질 영상신호처리 시스템의 움직임 보상(Motion Compensation)회로에 관한 것으로서, 특히, 소정의 픽셀단위로 움직임 보상 처리를 하여 회로를 단순화(Simplification)한 움직임 보상회로에 관한 것이다.

제1도는 종래의 고화질 영상신호처리시스템에 있어서, 인가되는 고속에 데이터를 저속의 프레임메모리에 저장시키는 회로를 도시한 것으로, 플립플롭들(FF1,FF2,FF3)을 이용하여 고속으로 인가되는 데이터를 저속으로 변환시켜 프레임메모리(M)에 저장시키는 경우이다. 제2도에 도시된 동작 타이밍도를 참조하여 제1도에 도시된 회로도의 동작을 설명하면 다음과 같다.

즉, 제2도의 (나)와 같은 주기로 데이터(Data)가 입력되면, 제1플립플롭(FF1)과 제3플립플롭(FF3)으로 전송된다. 제1플립플롭(FF1)은 클럭신호(CLK)에 동기되어 입력단(D)에 인가된 데이터를 소정 클럭주기 동안(여기서는 2클럭주기 동안) 지연시킨 뒤, 제2플립플롭(FF2)의 (D) 입력단으로 전송한다. 이때 제2플립플롭(FF2)의 (D) 입력단으로 인가되는 데이터는 제2도의 (라)와 같은 형태로 이루어진다. 제2플립플롭(FF2)과 제3플립플롭(FF3)은 제2도의 (마)와 같이 2배의 클럭(2CLK) 주기를 갖는 클럭신호에 동기되어 입력된 데이터를 저장한 뒤 출력한다.

제2플립플롭(FF2)과 제3플립플롭(FF3)에서 각각 출력되는 데이터는 제2도의 (사)와 같이 #1, #2의 형태로 배열되어 프레임메모리(M)로 전송된다. 프레임메모리(M)은 제2도 (바)와 같은 주기로 인가되는 어드레스 #1에 의해 지정된 위치에 제2도 (사)와 같이 #1, #2순으로 이루어진 데이타를 쓴다.

그러나, 제2도의 (사)와 같은 순서로 프레임메모리(M)에 저장된 데이터를 읽어 현재 인가되는 프레임데이터에 대한 움직임보상을 하고자 할때, 움직임벡터가 짝수인 경우에는 프레임메모리(M)로부터 읽혀진 데이터의 순서와 현재 인가되는 프레임데이터의 순서가 상호 대응되어 이루어지나 움직임벡터가 홀수인 경우에는 프레임메모리(M)로부터 읽혀진 데이터의 순서와 현재 인가되는 프레임데이터의 순서가 바뀌어 상호 대응되지 않는 픽셀데이타간을 움직임보상하게 되는 문제가 있었다.

이를 해결하기 위하여 종래에는 제3도에 도시된 바와 같은 움직임보상회로를 고화질 영상신호처리시스템에 구비하였다. 제3도에 2픽셀단위로 움직임보상을 하는 경우로, 제4도에 도시된 동작타이밍도를 참조하여 동작을 설명하면 다음과 같다.

우선, 제4도 (가)와 같은 주기를 갖는 2배의 클럭신호(2CLK)에 동기되어 발생되는 어드레스들(address #1,#2)을 해당 메모리셀(Cell)들(301,302)로 인가하여 각각의 해당 데이터를 읽는다. 여기서 메모리셀(301,302)은 동시에 처리해야 할 픽셀수가 2개이므로 각각 홀수 픽셀들(#1',#3',…)의 데이터를 저장하는 메모리셀(301)과 짝수 픽셀들(#2',#4',…)을 저장하는 메모리셀(302)이 구비되어 있다. 인가되는 어드레스 #1에 의하여 메모리셀(301)로부터 읽혀진 픽셀데이타가 #3'이고, 어드레스 #2에 의하여 메모리셀(302)로부터 읽혀진 픽셀데이타가 #2'일때, 제4도 (라)와 (마)에 도시된 바와 같은 주기로 픽셀데이타 #3'와 #2'는 제1 및 제2멀티플렉서(303,304)에 구비되어 있는 각각의 입력단으로 제공된다.

제1 및 제2멀티플렉서(303,304)는 선택단을 통해 인가되는 움직임벡터(MVD) 신호에 따라 입력단들로 인가된 2신호중 하나를 선택하여 출력하도록 구동된다. 즉, 제1멀티플렉서(303)는 제4도의 (바)와 같이 메모리셀(302)로부터 전송되는 픽셀데이타 #2'를 선택하여 전송하고, 제2멀티플렉서(304)는 제4도의 (사)와 같이 메모리셀(301)로부터 전송되는 픽셀데이타 #3'을 선택하여 전송한다. 제1 및 제2멀티플렉서(303,304)에서 출력된 픽셀데이타 #3', #2'는 각각 제1 및 제2가산기(305,306)로 전송된다.

제1감산기(305)는 제1도의 제2플립플롭(FF2)에서 출력되는 현재 픽셀데이타(#1)와 제1멀티플렉서(303)로부터 출력되는 이전 픽셀데이타(#2')간의 차를 검출하여 출력하고, 제2감산기(306)는 제1도의 제3플립플롭(FF3)에서 출력되는 현재 픽셀데이타(#2)와 제2멀티플렉서(304)로부터 출력되는 이전 픽셀데이타(#3')간의 차를 검출하여 출력한다. 그리고 제1감산기(305)와 제2감산기(306)에서 출력된 차값들은 프레임메모리(307)로 전송된다. 프레임메모리(307)는 인가되는 어드레스 #3에 의하여 제1감산기(305)와 제2감산기(306)로부터 전송되는 차값들을 쓰게 된다.

그러나 이와 같이 한 픽셀단위로 움직임보상을 할 경우, 동시에 처리해야 할 픽셀수만큼 상술한 메모리셀을 구비하여야 하고, 메모리셀 단위당 해당 데이터를 읽기 위한 어드레스라인을 구비하여 각각의 어드레스를 제공하여야 할 뿐 아니라 각 셀단위로 제공되는 어드레스가 움직임벡터를 이용하여 생성되므로 움직임보상회로가 복잡하게 구현되는 문제가 있었다.

따라서 본 발명은 상술한 문제를 해결하기 위한 것으로서, 고화질 영상신호 처리 시스템에 있어서 소정 픽셀단위로 움직임 보상처리를 하여 회로를 단순화시키기 위한 움직이미 보상회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 움직임 보상회로는, 소정 블럭단위로 신호처리를 하는 고화질 영상신호처리시스템의 움직임 보상회로에 있어서; 소정 블럭단위로 입력된 데이터를 소정 픽셀단위로 출력할 수 있도록 쉬프트처리를 하는 쉬프트 레지스터; 하나의 읽기 어드레스로 소정 픽셀단위의 데이터를 읽을 수 있도록 구성된 이전 프레임데이타용 메모리; 첫번째 사이클동안에는 소정 픽셀단위로 이전 프레임데이터용 메모리로부터 전송되는 데이터를 움직임벡터(MVD)에 의해 결정된 쉬프트량만큼 좌로 쉬프트하여 출력하고, 두번째 사이클동안에는 이전 프레임데이터용 메모리로부터 소정 픽셀단위로 전송되는 픽셀데이타를 움직임벡터(MVD)에 의해 결정된 쉬프트량만큼 우로 쉬프트하여 출력하기 위한 배럴쉬프터; 배럴 쉬프터로부터 2사이클 동안에 전송되는 픽셀데이타를 선택적으로 래치하여 소정 픽셀단위로 출력하기 위한 래치부; 움직임벡터(MVD)의 하위 3비트를 디코드하여 래치부의 래치 인에이블을 제어하기 위한 신호를 제공하기 위한 디코더; 래치부의 출력을 소정 픽셀단위의 데이터를 버퍼링하여 출력하기 위한 버퍼; 쉬프트 레지스터로부터 출력되는 소정 픽셀단위의 데이터와 버퍼로부터 출력되는 소정 픽셀단위의 데이터간의 차를 검출하기 위한 감산기; 및 감산기에서 출력된 신호를 움직임보상된 데이터를 저장하기 위한 메모리를 포함하는 것을 특징으로 한다.

이하, 첨부된 제5도 이하의 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.

제5도는 고화질 영상신호처리시스템에 있어서 본 발명에 따른 움직임 보상회로의 상세 블록도로서, 8픽셀단위로 처리한 경우를 예로 든 것이다.

제5도를 참조하면, 본 발명에 따른 움직임 보상회로는 입력되는 디지탈 영상데이터(Data)를 쉬프트하여 8픽셀단위로 출력하기 위한 쉬프트 레지스터(501), 이전 프레임의 픽셀데이타를 저장하고 있는 이전 프레임메모리(503), 이전 프레임메모리(503)로부터 8픽셀단위로 읽혀진 픽셀데이타를 움직임보상하기 위하여 재배열하는 재배열부(510), 쉬프트 레지스터(501)로부터 출력되는 8픽셀데이타와 재배열부(510)로부터 출력되는 8픽셀데이타간의 차를 검출하기 위하여 감산하는 감산기(502), 및 감산기(502)에서 검출된 차값을 저장하는 메모리(508)로 구성된다.

특히, 재배열부(510)는, 이전 프레임메모리(503)로부터 8픽셀단위로 제공되는 데이터를 2사이클단위로 움직임벡터(MVD)량만큼 좌 또는 우로 시프트하여 전송하기 위한 배럴쉬프터(504), 배럴쉬프터(504)로부터 전송되는 픽셀데이타를 래치하여 8픽셀단위로 전송하기 위한 래치부(506), 상술한 움직임벡터(MVD)의 하위 3비트를 디코드하여 상기 래치부(506)의 인에이블상태를 제어하기 위한 제어신호를 제공하는 디코더(505), 래치부(506)의 출력을 버퍼링하여 감산기(502)로 전송하기 위한 버퍼(507)로 구성된다.

제6도는 본 발명에 따른 움직임보상을 수행하기 위하여 이루어지는 이전 프레임데이터에 대한 재배열 예를 설명하기 위한 것으로, (a)는 이전프레임메모리(503)로부터 8픽셀단위로 읽혀지는 픽셀데이타들간의 관계도이고, (b)는 재배열부(510)에서 이루어지는 재배열처리도이다.

제7도는 제5도에 도시된 디코더(505)의 구동 진리표로서, 3*8디코더로 구현한 예이다.

이와 같이 구성된 본 실시예의 동작은 다음과 같이 이루어진다.

우선, 쉬프트 레지스터(501)는 1블럭단위로 인가되는 픽셀데이타(Data)를 8픽셀단위로 출력할 수 있도록 쉬프트처리를 한다. 즉, 영상신호처리시스템에서 처리하는 블록사이즈가 8*8픽셀인 경우에 상술한 1블럭단위에 포함되는 픽셀수는 64픽셀이 되는데, 이 64픽셀데이타가 동시에 쉬프트 레지스터(501)로 인가되면, 쉬프트 레지스터(501)는 8픽셀단위로 데이터가 출력되도록 쉬프트처리를 한다. 쉬프트 레지스터(501)에서 출력된 8픽셀데이타들은 감산기(502)의 일측 입력단으로 전송된다.

이전 프레임메모리(503)는 동일한 수평라인상의 8픽셀데이타를 하나의 어드레스에 저장시키도록 구성되고, 저장된 픽셀데이타를 읽기 위한 소정의 기준 어드레스가 인가되면, 해당되는 기준어드레스에 저장되어 있는 8픽셀데이타를 읽어 출력한다. 이때 이전 프레임메모리(503)로 인가되는 기준 어드레스는 자신의 블록내의 픽셀데이타 뿐 아니라 인접한 블록내의 8픽셀데이타를 읽을 수 있도록 움직임벡터와 쓰기 어드레스를 이용하여 생성된다. 이와 같이 생성된 기준 어드레스에 의하여 이전 프레임메모리(503)로부터 읽혀진 픽셀데이타는 재배열부(510)로 전송되는데, 여기서는 제6도의 (a)에 도시된 n1~n8의 픽셀데이타를 읽어 전송한 다음 n9~n16의 픽셀데이타를 읽어 전송하는 경우를 예를 들어 설명하기로 한다.

재배열부(510)는 이전 프레임메모리(503)로부터 8픽셀단위의 데이터가 전송되면, 배럴쉬프터(504)로 인가한다. 배럴쉬프터(504)는 8픽셀데이타에 대하여 2사이클단위로 운용된다. 즉, 첫번째 사이클동안에는 인가되는 움직임벡터(MVD)에 의하여 결정된 쉬프트량만큼 좌로 쉬프트한 데이터를 출력하고, 두번째 사이클동안에는 상술한 움직임벡터에 의하여 결정된 쉬프트량만큼 우로 쉬프트한 데이터를 출력한다. 예를 들어 움직임벡터(MVD)가 '4'로 제공될 경우, 첫번째 사이클동안에 이전 프레임메모리(503)로부터 상술한 바와 같이 제6도 (a)의 ⓐ영역에 저장되어 있는 n1~n8 픽셀데이타가 전송되면 배럴쉬프터(503)는 좌로 4비트를 쉬프트하여 제6도의 (b)에 도시된 바와 같이 'n5n6n7n8, n1n2n3n4'순으로 배열된 픽셀데이타를 출력한다. 그리고 두번째 사이클에 제6도 (a)의 ⓑ영역에 저장되어 있는 n9~n16 픽셀데이타가 전송되면, 우로 쉬프트하여 제6도의 (b)에 도시된 바와 같이 'n13n14n15n16, n9n10n11n12'순으로 배열된 픽셀데이타를 출력한다. 배럴쉬프터 (504)에서 출력된 8픽셀데이타들은 래치부(506)로 전송된다.

래치부(506)는 디코더(505)에서 제공되는 인에이블제어신호에 의해 제어되어 배럴쉬프터(504)로부터 전송되는 픽셀데이타에 대한 래치처리를 한다. 즉, 제6도의 (b)에 도시된 바와 같이 'n5n6n7n8 n1n2n3n4'순으로 배열된 픽셀데이타가 첫번째 사이클동안 전송되면 래치부 (506)는 디코더(505)로부터 전송되는 인에이블 제어신호에 의해 앞의 4픽셀데이타가 전송되는 기간 동안에는 인에이블되어 인가되는 픽셀데이타에 대한 래치처리를 하고, 뒤의 4픽셀데이타가 전송되는 기간 동안에는 디스에이블되어 인가되는 픽셀데이타에 대한 래치처리를 하지 않는다. 그리고 두번째 사이클 동안에 전송되는 'n13n14n15n16 n9n10n11n12'에 대해서는 앞의 4픽셀데이타가 전송되는 기간동안에는 디스에이블되어 래치처리를 하지 않고, 뒤의 4픽셀데이타가 전송되는 기간동안에는 인에이블되어 래치처리를 한다. 이와 같은 래치처리에 의하여 래치부(506)에 래치되는 8픽셀데이타는(제6도의 (b) 참조) 'n5n6n7n8n9n10n11n12'순으로 이루어진다.

래치부(506)로 인가되는 인에이블신호는 디코더(505)로부터 제공되는데, 디코더(505)는 3*8 구조로 구성되어 3비트로 인가되는 움직임벡터를 제7도에 도시된 바와 같이 8비트로 디코딩하여 출력한다. 예를 들어 인가되는 움직임벡터가 '010'일때, 디코더(505)는 '1100 0000'로 디코딩된 데이터를 래치부(506)의 인에이블 신호로 제공한다.

래치부(506)는 상술한 바와 같은 방식으로 래치된 8픽셀데이타를 버퍼(507)로 전송한다. 버퍼(507)는 소정 시간동안 래치부(506)로부터 전송된 8픽셀데이타를 저장한 후 감산기(502)로 전송한다. 이때 소정 시간은 쉬프트 레지스터(501)로부터 감산기(502)로 전송되는 8픽셀데이타가 대응되는 픽셀데이타가 될 수 있도록 고려한 시간이다.

감산기(502)는 쉬프트 레지스터(501)로부터 전송되는 8픽셀데이타와 재배열부(510)로부터 전송되는 8픽셀데이타간의 차를 검출하기 위한 감산처리를 한다. 감산기(502)에서 검출된 차값은 메모리(508)에 쓰여진다.

이상, 상술한 바와 같이 본 발명은 하나의 어드레스라인을 통해 제공되는 어드레스에 의해 이전 프레임메모리로부터 소정 픽셀단위로 데이터를 읽어 사용함으로서, 종전에 비해 어드레스를 제공하는 라인을 줄일수 있으며, 동시에 처리되어야 하는 픽셀수를 고려하여 구비되었던 메모리셀을 별도로 구비하지 않고 구현함으로써, 회로를 단순화시키는 효과가 있다.

상술한 실시예에서는 8픽셀단위로 수행되는 경우를 예시하였으나 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세할 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (1)

1. 소정 블럭단위로 신호처리를 하는 고화질 영상신호처리시스템의 움직임 보상회로에 있어서; 소정 블럭단위로 입력된 데이터를 소정 픽셀단위로 출력할 수 있도록 쉬프트 처리를 하는 쉬프트 레지스터(501); 하나의 읽기 어드레스로 상기 소정 픽셀단위의 데이터를 읽을 수 있도록 구성된 이전의 프레임데이터용 메모리(503) ; 첫번째 사이클동안에는 상기 소정 픽셀단위로 상기 이전 프레임데이터용 메모리(503)로부터 전송되는 데이터를 움직임벡터(MVD)에 의해 결정된 쉬프트량만큼 좌로 쉬프트하여 출력하고, 두번째 사이클 동안에는 상기 이전 프레임데이터용 메모리(503)로부터 상기 소정 픽셀단위로 전송되는 픽셀데이타를 상기 움직임벡터(MVD)에 의해 결정된 쉬프트량만큼 우로 쉬프트하여 출력하기 위한 배럴쉬프터(504); 상기 배럴쉬프터(504)로부터 2사이클 동안에 전송되는 픽셀데이타를 선택적으로 래치하여 상기 소정 픽셀단위로 출력하기 위한 래치부(506); 상기 움직임벡터(MVD)의 하위 3비트를 디코드하여 상기 래치부(506)의 래치 인에이블을 제어하기 위한 신호를 제공하기 위한 디코더(505); 상기 래치부(506)의 출력을 상기 소정 픽셀단위의 데이터를 버퍼링하여 출력하기 위한 버퍼(507); 상기 쉬프트 레지스터(501)로부터 출력되는 상기 소정 픽셀단위의 데이터와 상기 버퍼(507)로부터 출력되는 상기 소정 픽셀단위의 데이터간의 차를 검출하기 위한 감산기(502); 및 상기 감산기(502)에서 출력된 신호를 움직임보상된 데이터를 저장하기 위한 메모리(508)를 포함하는 것을 특징으로하는 움직임 보상회로.