KR100204475B1 - 개선된 프레임 재배열 장치 - Google Patents

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Abstract

본 발명은 디스플레이순서로 입력되는 영상 프레임을 전송순서로 혹은 전송순서로 수신되는 영상 프레임을 디스플레이순서로 변환하기 위한 영상 프레임 재배열장치에 관한 것으로, 입력되는 영상 프레임의 휘도(Y)는 데이터를 슬라이스단위로 저장한 후 매크로블럭(MB)단위로 변환하여 출력하기 위한 제1슬라이스버퍼(31); 입력되는 영상 프레임의 색차(C)데이타를 슬라이스단위로 저장한 후 매크로블럭(MB)단위로 변환하여 출력하기 위한 제2슬라이스버퍼(32); 입력되는 영상이 B픽쳐일 경우에 상기 제1슬라이스버퍼의 휘도(Y)출력을 두 프레임만큼 저장하기 위한 제1프레임 버퍼(33); 입력되는 영상이 B픽쳐일 경우에 상기 제2슬라이스버퍼의 색차(C)출력을 두 프레임만큼 저장하기 위한 제3프레임 버퍼(34)를 포함하여 메모리의 사용을 줄여 원가를 절감할 수 있음을 물론 지연시간을 적게 할 수 있는 효과가 있다.

Description

개선된 프레임 재배열장치(An improved frame reordering apparatus)
제1a 및 b도는 프레임 재배열의 필요성을 설명하기 위하여 도시한 도면.
제2도는 본 발명을 적용하기에 적합한 일반적인 영상부호화기의 예를 도시한 도면.
제3도는 본 발명에 따른 프레임 재배열장치를 도시한 블록도.
제4a 및 b도는 제3도에 도시된 DRAM의 맵을 도시한 도면.
제5a 및 e도는 제3도에 도시된 각부의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
21 : 포맷 컨버터 22 : 감산기
23 : 이산여현변환기 24 : 양자화기
25 : 가변장부호기 26 : 역양자화기
27 : 역이산여현변환기 28 : 움직임 추정 및 보상기
30 : 프레임 재배열장치 31, 32 : 슬라이스 버퍼
33 : 프레임 버퍼 33-1, 33-2, 34 : DRAM모듈
본 발명은 영상신호를 부호화 및 복호화 하기 위하여 시간상으로 순서(order)를 갖고 연속되는 영상신호의 프레임들을 재 배열(reordering)하는 장치에 관한 것이다.
일반적으로, 영상신호 처리기술에서 '움직임 추정(motionestimation)'이란 연속되는 영상신호에서 현재 프레임(current frame)의 화소(pixel)들이 이전 프레임(previous frame)에 비해 어느 정도 움직였는지를 벡터로 표시한 움직임 벡터(motion vector)를 추정하여, 전체 영상을 전송하는 대신에, 이들 움직임 벡터를 전송함으로써 전송정보를 줄이는 기술(즉, 영상압축)을 말하는 것이다.
이러한 움직임 추정에서 입력영상은 코딩방법에 따라 I, P, B 픽쳐(picture)로 구분되어 코딩되는데, P 픽쳐는 코딩시에 순방향 움직임 추정(Forward motion estimation)을, B 픽쳐는 순방향과 역방향 움직임 추정(Forward and Backward motion estimation)을 수행한다.
예컨대, MPEG에서 입력영상은 코딩방식에 따라 I, P, B 픽쳐로 구분되어 일련의 픽쳐들이 픽쳐그룹(GOP : Group Of Picture)을 형성하는데, I 픽쳐는 움직임 보상기법을 사용하지 않고 프레임내 코딩을 수행하는 프레임(혹은 필드)이고, P 픽쳐는 I 혹은 다른 P 픽쳐를 기준영상으로 순방향 움직임 추정만을 수행하는 프레임(혹은 필드)이며, B 픽쳐는 I 픽쳐 혹은 P 픽쳐를 기준영상으로 양방향 움직임 추정을 하는 프레임(혹은 필드)이다.
즉, 제1도의 (a)에 도시된 바와 같이 GOP는 I, B, B, P, B, B, P, B, B, P, B, B, I,....등과 같이 일련의 시간축(t)상에 연속된 프레임 혹은 필드로 이루어지는데, 제1도의 (b)에 도시된 바와 같이 P 픽쳐는 I 픽쳐에 대한 순방향의 움직임 추정을 수행하고, B 픽쳐는 I 픽쳐에 대해 순방향의 움직임 추정을 수행함과 아울러 P 픽쳐에 대해 역방향의 움직임추정을 수행한다. 이때 P 픽쳐는 B 픽쳐보다 시간적으로 앞선 프레임(혹은 필드)이기 때문에 부호화과정에서는 프레임 재배열이 필요하게 된다.
이와 같이 입력되는(복호화시는 디스플레이되는) 프레임의 순서(이를 display order라한다) 와 부호화되어 전송되는 순서(이를 transmission order라 한다)가 다르기 때문에 부호화시나 복호화시에 프레임의 순서를 재배열할 필요가 있다.
이와 같이 영상 프레임의 재배열 위해서는 B 픽쳐를 잠시 저장하기 위한 프레임 버퍼가 요구되는데, 이러한 프레임 버퍼의 크기는 GOP의 크기가 아닌 I와 P 픽쳐간의 거리(M)에 의하여 결정된다. 예컨대, I와 P 픽쳐 사이에 2개의 B 픽쳐가 삽입되는 M=3일 경우에는, 이를 저장하기 위햐여 2 프레임 분량의 메모리가 필요하다. 이때 B 픽쳐만을 저장하는 이유는 I, P 픽쳐는 움직임 추정부로 바로 전달되어 움직임 추정과 동시에 움직임 추정부에서 가지고 있는 프레임 버퍼에 저장되기 때문이며, B 픽쳐의 움직임 추정은 I 와 P 혹은 P와 P 픽쳐사이에 움직임 추정이 수행된 후에 이루어지기 때문이다.
그런데, 이와 같이 영상 데이터 프레임의 순서를 재배열하는 종래의 장치는 통상 DRAM으로 구현되었는데, 이와 같이 일반적인 DRAM을 사용할 경우에는 메모리의 속도가 느리기 때문에 더블 버퍼링(double buffering)을 위하여 적어도 4 프레임 분량의 DRAM이 요구되었다.
이에 본 발명은 고속의 DRAM을 사용하여 적은 용량의 메모리로 구현할 수 있는 개선된 프레임 재배열장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 장치는, 디스플레이순서로 입력되는 영상 프레임을 전송순서로 혹은 전송순서로 수신되는 영상 프레임을 디스플레이순서로 변환하기 위한 영상 프레임 재배열 장치에 있어서, 입력되는 영상 프레임의 휘도(Y) 데이터를 슬라이스단위로 저장한 후 매크로블럭(MB)단위로 변환하여 출력하기 위한 제1슬라이스버퍼; 입력되는 영상 프레임의 색차(C) 데이터를 슬라이스단위로 저장한 후 매크로블럭(MB)단위로 변환하여 출력하기 위한 제2슬라이스버퍼; 입력되는 영상이 B 픽쳐일 경우에 상기 제1슬라이스버퍼의 휘도(Y)출력을 두 프레임만큼 저장하기 위한 제1프레임 버퍼; 입력되는 영상이 B 픽쳐일 경우에 상기 제2슬라이스 버퍼의 색차(C)출력을 두프레임만큼 저장하기 위한 제2프레임 버퍼를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명하기로 한다.
먼저 본 발명이 적용되는 일반적인 영상 부호화기의 예는 제2도에 도시된 바와 같이, 영상신호를 입력받아 소정의 포맷으로 변환해 주는 포맷 컨버터(21)와; 상기 포맷 컨버터(21)로부터 입력된 영상 프레임의 순서를 부호화를 위하여 재배열하는 프레임 재배열장치(30); 재배열된 프레임 데이터를 입력받아 움직임 추정 및 보상하는 움직임 추정 및 보상부(28); I 픽쳐는 그대로 출력하여 이산여현 변환하도록 하고, P 픽쳐 혹은 B 픽쳐는 현재영상과 움직임 보상된 현재영상의 차를 출력하여 이산여현 변환하도록 하는 감산기(22); 및 이산여현 변환기 (DCT : 23); 양자화기(Q : 24); 가변장부호기 (VLC : 25); 역양자화기(IQ : 26); 역이산여현변환기(IDCT : 27)를 포함하여 구성된다.
이와 같이 구성되는 영상부호화기는 MPEG을 통해 널리 알려져 있으므로 더 이상의 자세한 설명은 생략한다. 이때 프레임 재배열장치(30)는 움직임 보상을 위해 입력되는 I, B, B, P, B, B, P....픽쳐의 순서를 I, P, B, B, P, B, B....순서로 변환해서 출력한다. 이와 같이 변환된 순서로 부호화되어 전송되다가 복호화된 후에는 디스플레이를 위해서 다시 입력된 순서대로 출력되어야 하므로 복호화기에서도 프레임 재배열장치가 필요하게 된다.
한편, 본 발명에 따른 프레임 재배열장치는 제3도에 도시된 바와 같이 , 제1슬라이스 버퍼(31), 제2슬라이스 버퍼(32), 제1프레임 버퍼(33), 제2프레임 버퍼(34)로 구성되어 있다.
여기서, 제1프레임 버퍼(33)는 2개의 DRAM모듈(33-1,33-2)로 구현되고, 제2프레임 버퍼(34)는 하나의 DRAM모듈(34)로 구현되는데, 이 DRAM모듈들(33-1, 33-2, 34)은 EDO 타입의 고속 DRAM(1M x16)으로 구현되는 것이 바람직하다. 그리고 이들 DRAM모듈들은 도시되지 않은 어드레스 발생기로부터 입력되는 12비트의 어드레스선(A0~A11)에 의해 억세스되며 16비트의 데이터 폭(DQ0~DQ15)을 갖고, 제어신호선(CONTROL-D)의 제어신호에 리드/라이트된다. 예컨대, 제어신호선(CONTROL-D)에는 라이트신호(/W)선과 출력인에이블신호(/OE)선이 포함되어 있어 임의의 어드레스가 구동됨과 아울러, 라이트신호(/W)가 활성화(즉, 로우가)되면 데이터버스를 통해 입력되는 데이터를 해당 어드레스의 영역에 저장하고, 출력인에이블신호(/OE)가 활성화(즉, 로우가)되면 해당 어드레스에 저장된 데이터를 데이터버스를 통해 출력하게 된다.
또한, 제1슬라이스 버퍼(31)와 제1프레임 버퍼(33)는 포맷 컨버터로부터 입력되는 휘도(Y) 신호를 처리하기 위한 것으로, 32비트의 데이터 버스에 공통으로 연결되어 한꺼번에 8비트의 화소 4개(4pel) 입출력할 수 있으며, 제2슬라이스 버퍼(32)와 제2프레임 버퍼(34)는 포맷 컨버터로부터 입력되는 색차(C)신호를 처리하기 위한 것으로, 16비트의 데이터 버스에 공통으로 연결되어 한꺼번에 8비트의 화소 2개(2pel)를 입출력할 수 있다.
그리고, 제1슬라이스 버퍼(31) 및 제2슬라이스 버퍼(32)는 도시되지 않은 어드레스 발생기로부터 입력되는 13비트의 어드레스선(A0~A12)과 제어신호선들 (CONTROLS)에 의해 데이터를 리드/라이트할 수 있는데, 제어신호선들(CONTROL-S)에는 적어도 라이트신호(/W)선과 리드신호(/RD)선이 포함되어 있어 임의의 어드레스가 구동되고 /RD신호가 활성화(즉, 로우)되면 해당 어드레스의 데이터를 데이터버스상으로 출력하고, 라이트신호(/W)가 활성화(즉, 로우)되면 해당 어드레스의 메모리영역에 데이터 버스상에 구동된 데이터를 저장한다.
여기서, 제1슬라이스 버퍼(31)는 포맷 컨버터(21)로부터 입력되는 픽셀들을 슬라이스단위로 저장한 후 매크로블럭단위로 출력하므로써 라인 스캔된 휘도신호(Y) 데이터를 매크로블럭단위로 변환하기 위한 것이고, 제2슬라이스 버퍼(32)는 포맷 컨버터(21)로부터 입력되는 픽셀들을 슬라이스단위로 저장한 후 매크로블럭단위로 출력하므로써 라인 스캔된 색차(C) 신호 데이터를 매크로블럭단위로 변환하기 위한 것이다.
그리고 제1프레임 버퍼(33)는 입력되는 영상이 B 픽쳐일 경우에 휘도신호(Y) 데이터를 일시 저장하기 위한 것으로, 적어도 2 프레임의 B 픽쳐를 저장할 수 있는 용량이 필요하고, 제2프레임 버퍼(34)는 입력되는 영상이 B 픽쳐일 경우에 색차신호(C) 데이터를 일시 저장하기 위한 것으로, 적어도 2 프레임의 B 픽쳐를 저장할 수 있는 용량이 필요하다(M=3일 경우에).
그런데, 통상적으로 포맷 컨버터(21)로부터 출력되는 영상의 포맷은 휘도신호(Y)에 비해 색차신호(C)의 크기가 작으므로(예컨대, 4:2:0 포맷일 경우 휘도신호(Y)는 720 x 480이고, 색차신호(Cb,Cr)는 각각 360 x 240이다) 색차신호의 데이터 버스의 크기 및 색차신호의 프레임 버퍼의 용량이 위도신호의 데이터 버스 및 프레임 버퍼에 비해 용량이 1/2이면 충분하다.
따라서 제1프레임 버퍼(33)는 제4도의 (a)에 도시된 바와 같이, 2개의 DRAM모듈(33-1,33-2)을 이용하여 구성되는 메모리의 맵을 가지고, 제2프레임 버퍼(34)는 제4도의 (b)에 도시된 바와 같이, 하나의 DRAM모듈을 이용하여 구성되는 메모리 맵을 갖는다.
즉, 제4도의 (a)에 있어서 2MB는 2개의 매크로블럭을 나타내고, 제1DRAM모듈(33-1)과 제2DRAM모듈(33-2)은 1Mx16 비트의 크기를 가지고 있으며, 제1프레임 버퍼영역(a)은 Bn픽쳐를 저장하기 위하여 68슬라이스/프레임, 4매크로블럭/로우, 2040로우로 이루어져 있으며, 제2프레임 버퍼영역(b)도 Bn-1 픽쳐를 저장하기 위하여 68 슬라이스/프레임, 4 매크로블럭/로우, 2040 로우로 이루어져 있다. 또한 각 프레임 저장영역의 경계부분에는 8 로우정도의 블랭크영역이 있다.
제4도의 (b)에 있어서, B3(CrCb)은 색차신호(Cr,Cb)를 저장하는 4개의 블록(블록번호: 0~3)을 나타내고, Bn픽쳐를 저장하기 위한 제1프레임저장영역(c)은 68슬라이스/프레임, 4블록/로우, 2040 로우로 이루어져 있으며 B3(CrCb)부터 B116 119(CrCb)까지 저장할 수 있고, Bn+1픽쳐를 저장하기 위한 제2프레임 저장영역(c)도 68슬라이스/프레임, 4블럭/로우, 2040 로우로 이루어져 있으며 B3(CrCb)부터 B116 119(CrCb)까지 저장할 수 있다. 또한 각 프레임 저장영역의 경계부분에는 8로 우정도의 블랭크영역이 있다.
이어서, 상기와 같이 구성되는 바람직한 실시예의 장치가 동작하는 것을 제5도의 (a) 내지 (e)에 도시된 타이밍을 참조하여 설명한다.
제5도의 (a)에 도시된 프레임 동기신호(FRAME SYNC)는 매 프레임 주기마다 발생되어 프레임을 동기시키기 위한 틀럭을 제공한다.
제5도의 (b)에 도시된 /RD 신호는 슬라이스 버퍼(31.32)로부터 픽쳐데이타를 읽기 위한 신호로서, 이 신호가 '로우'일 때 데이터를 읽어오는데 영상프레임이 I, B, B, P, B, B, P, B, B....순으로 입력될 때 이를 순차적으로 읽어 온다.
제5도의 (c)는 슬라이스 버퍼(31,32)로부터 읽어온 데이터를 DRAM 모듈(33-1,33-2,34)에 저장하기 위한 라이트(/W)신호로서, I 픽쳐화 P 픽쳐는 제5도의 (b)에 도시된 리드(/RD)신호에 의해 움직임추정부(ME)로 그대로 출력되나, B 픽쳐일 경우에는 이 라이트신호(/W)에 의해 DRAM 모듈(33-1,33-2,34)에 저장된다.
제5도의 (d)는 DRAM 모듈(33-1,33-2,34)의 출력 인에이블신호(/OE)로서, 2 번 프레임 주기에서 저장된 BI 픽쳐의 데이터를 PI 픽쳐가 출력된 후 출력시키는 것을 알 수 있고, 제5도의 (e)는 데이터 버스 상에 유효한 데이터가 실리는 타이밍을 나타낸 것이다.
제5도의 (a)내지 (e)에 도시된 바와 같이, 프레임 주기1에서 /RD신호에 의해 슬라이스 버퍼(31,32)로부터 읽혀져 온 I1 픽쳐의 데이타는 DRAM 모듈(33-1,33-2,34)에 저장되지 않고 도시되지 않은 움직임 추정부로 바로 출력되고, 프레임 주기2에서 /RD신호에 의해 슬라이스 버퍼(31,32)로부터 읽혀진 B1 픽쳐의 데이타는 /W신호에 의해 DRAM모듈(33-1,33-2,34)에 저장된다.
이어서 프레임 주기3에서 /RD신호에 의해 슬라이스 버퍼(31,32)로부터 읽혀진 B2 픽쳐의 데이타는 /W신호에 의해 DRAM모듈(33-1,33-2,34)에 저장되고, 프레임 주기4에서 /RD신호에 의해 슬라이스 버퍼(31,32)로부터 읽혀진 P픽쳐의 데이타는 DRAM모듈(33-1,33-2,34)에 저장되지 않고 도시되지 않은 움직임 추정부로 바로 출력된다. 이때 DRAM모듈(33-1,33-2,34)은 2 프레임 분량의 B 픽쳐를 저장할 수 있으므로, 제4도의 (a) 및 (b)에 도시된 프레임 저장영역에 교번적으로 리드/라이트한다.
프레임 주기5에서 DRAM 모듈(33-1,33-2,34)에서 2 프레임의 B 픽쳐(B1,B2)가 차(full)있으므로, 출력인에블신호(/OE)를 구동하여 먼저 저장된 B1 픽쳐 데이타가 움직임 추정부로 출력되게 한 후, /RD신호에 의해 슬라이스 버퍼(31,32)로부터 읽혀진 B3 픽쳐의 데이터가 /W신호에 의해 DRAM 모듈(33-1,33-2,34)에 저장되게 한다. 이와 같은 동작은 동일한 프레임 주기내에서 중복되지 않게 수행되어야 하므로 고속의 메모리가 요구되는 것이다.
이와 같이 프레임 주기2에서 DRAM 모듈(33-1,33-2,34)에 저장되었던 B1픽쳐 데이터는 2프레임 지연되어 P1픽쳐보다 늦게 움직임추정부(ME)로 출력되고, 이에 따라 입력된 프레임의 순서와 출력된 프레임의 순서가 달라지게 된다. 이어서 프레임 주기6에서는 출력인에이블신호(/OE)를 구동하여 먼저 저장된 B2 픽쳐 데이터가 움직임 추정부로 출력되게 한 후, /RD신호에 의해 슬라이스 버퍼(31,32)로부터 읽혀진 B4픽쳐의 데이터가 /W신호에 의해 DRAM에 저장되게 한다.
이어서, 프레임 주기 7에서 /RD 신호에 의해 슬라이스 버퍼(31,32)로부터 읽혀진 P2 픽쳐의 데이터는 DRAM 모듈(33-1,33-2,34)에 저장되지 않고 바로 움직임추정부로 출력되고, 프레임 주기 8 및 프레임 주기 9에 서는 프레임 주기 5 및 프레임 주기 6에서와 같은 동작을 반복하여 2프레임 지연된 B 픽쳐(B3,B4)가 출력된다. 프레임 주기 10에서는 /RD 신호에 의해 슬라이스 버퍼(31,32)로부터 읽혀진 I2픽쳐의 데이터가 DRAM 모듈(33-1,33-2,34)에 저장되지 않고 바로 움직임추정부로 출력된다.
이상에서 설명한 바와 같이 본 발명에 따라 입력되는 프레임과 출력되는 프레임의 관계를 알기 쉽게 정리하면 다음 표1과 같다.
상기 표 1에서와 같이 I1, B1, B2, P1, B3, B4, P2, B5, B6.....순으로 입력되는 영상 프레임의 데이터가 B 픽쳐의 프레임이 프레임 버퍼에서 지연된 후 출력되어 I1, P1, B1, B2, P2, B3, B4, I2...........순으로 출력되므로써 프레임이 재배열되게 된다.
본 발명의 실시예에서 프레임 버퍼로서 약 50ns정도의 억세스 타임을 갖는 DRAM을 사용할 경우에 리프레쉬 사이클은 약 64ms정도 이고, 제5도의 타이밍도에서 표시된 화살표는 리프레쉬 포인트를 나타낸다.
이상에서 살펴본 바와 같이 M=3일 경우 종래에 4 프레임의 DRAM 모듈을 사용하여 프레임 재배열을 수행하던 것을, 본 발명에 따라 2 프레임 분량의 DRAM 모듈을 이용하여 구현할 수 있으므로, 메모리의 사용을 줄려 원가를 절감할 수 있음은 물론 지연시간을 적게 할 수 있는 효과가 있다.

Claims (2)

  1. 디스플레이순서로 입력되는 영상 프레임을 전송순서로 혹은 전송순서로 수신되는 영상 프레임을 디스플레이순서로 변환하기 위한 영상 프레임 재배열장치에 있어서, 입력되는 영상 프레임의 휘도(Y) 데이터를 슬라이스단위로 저장한 후 매크로블럭(MB)단위로 변환하여 출력하기 위한 제1슬라이스버퍼(31); 입력되는 영상 프레임의 색차(C) 데이터를 슬라이스단위로 저장한 후 매크로블럭(MB)단위로 변환하여 출력하기 위한 제2슬라이스버퍼(32); 입력되는 영상이 B픽쳐일 경우에 상기 제1슬라이스버퍼의 휘도(Y)출력을 두 프레임만큼 저장하기 위한 제1프레임 버퍼(33); 입력되는 영상이 B픽쳐일 경우에 상기 제2슬라이스버퍼의 색차(C)출력을 두 프레임만큼 저장하기 위한 제3프레임 버퍼(34)를 포함하는 것을 특징으로 하는 프레임 재배열장치.
  2. 제1항에 있어서, 상기 제1프레임 버퍼 및 제2프레임 버퍼가 EDO타입의 DRAM모듈로 구현되는 것을 특징으로 하는 프레임 재배열장치.
KR1019960009355A 1996-03-29 1996-03-29 개선된 프레임 재배열 장치 KR100204475B1 (ko)

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