KR950008448B1 - 3상태 이중 cmos 구동기회로내 출력 트랜지스터의 에미터 베이스 접합부의 역 바이어스 파괴를 최소화하기 위한 장치 - Google Patents

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Abstract

내용 없음.

Description

3상태 이중 CMOS 구동기회로내 출력 트랜지스터의 에미터 베이스 접합부의 역 바이어스 파괴를 최소화하기 위한 장치
제1도는 종래 기술에 따라 구성된 3상태 구동기회로의 회로도,
제2도는 본 발명에 따라 구성된 3상태 구동기회로의 회로도.
본 발명은 컴퓨터회로, 특히 이중 CMOS 3상태 구동기회로내 역방향파괴(breakdown)를 제거하기 위한 장치에 관한 것이다.
3상태 구동기회로는 컴퓨터의 버스상에 다른 것들 사이에 신호를 위치시키는데 사용된다. 이와같은 응용에서 이들 회로는 2진 1상태와 동일한 제1전압, 0상태와 동일한 제2전압 및 개방회로 상태를 제공한다. 이들 회로는 많은 여러가지 부품이 버스에 접속될때는 활성 구동기회로가 두개의 명확한 2진 값을 발생하여 버스를 구동시키고, 버스가 구동되지 않을때는 마치 상기 부품이 버스 접속부로서 존재하지 않는 것처럼 비활성 구동회로가 동작하는 것이 바람직하기 때문에 사용된다.
이들 회로가 이중 CMOS 재료로 형성될때의 심각한 문제점은 버스상의 중요한 전압상태가 3상태 구동기의 출력트랜지스터를 역 바이어스시킬 수 있다는 점이다. 역 바이어스가 충분히 큰 경우, 이들 트랜지스터는 고장이 나게되며, 전압이 작지만 짧은 주기에 걸쳐 충분한 횟수로 반복되는 경우, 트랜지스터의 동작은 저하되고 궁극적으로 고장나게될 것이다. 따라서 본 발명의 제1목적은 3상태 구동기회로를 향상시키는 것이다.
본 발명의 제2목적은 역바이어스 파괴를 일으키지 않는 향상된 이중 CMOS 3상태 구동기회로를 제공하는 것이다.
본 발명의 상기 목적 및 다른 목적은, 동작상태에서 출력단자에 제1출력전압을 제공하고, 비동작 상태에서 출력단자에의 특정레벨 이상의 전압존재시에 역바이어스에 의한 고장 또는 동작저하상태가 나타나는 제1출력트랜지스터, 동작상태에서 출력단자에 제2출력전압을 제공하는 제2출력트랜지스터, 구동신호의 존재시에는 제1, 제2트랜지스터를 동작시키도록 상기 트랜지스터를 바이어스시키고, 구동신호가 존재하지 않을때는 상기 트랜지스터를 동작시키지 않는 수단 및 구동신호가 존재하지 않을때 제1트랜지스터의 역바이어스 작용을 제거시키는 수단등으로 이루어진 3상태 구동기회로에 의해 실현된다.
본 발명의 상기 목적, 다른 목적 및 특징들은 여러 관측을 통해 동일소자를 동일 명명법에 의해 언급한 도면과 함께 설명된 상세한 설명을 참조하여 더욱 잘 이해될 것이다.
제1도를 참조하면 제1도에는 종래기술에 따라 구성된 3상태 구동기회로(10)가 도시된다. 회로(10)는 출력트랜지스터(20)의 베이스 단자와 전압원(Vcc) 사이에 드레인과 소오스가 직렬로 접속된 한쌍의 전계효과 트랜지스터(12) (14)를 포함한다. 전계효과 트랜지스터(12)(14) 모두는 P채널형 디바이스이며, 트랜지스터(20)는 NPN 트랜지스터이다. 제2한쌍의 전계효과 트랜지스터(16)(18)는 트랜지스터(20)의 베이스와 접지 사이에 병렬로 접속된다. 전계효과 트랜지스터(16)(18) 모두는 N-채널형 디바이스이다.
트랜지스터(20)는 전압원 Vcc에 접속된 콜렉터와 출력단자(38)에 접속된 에미터를 갖는다. 출력단자(38)는 버스(도시되지 않음)에 접속되며, 이점에 제공될 신호는 1(Vcc), 0(접지) 및 개방회로상태이다.
회로(10)는 또한 제2NPN 트랜지스터(30)의 베이스 단자와 접지 사이에 병렬로 접속된 제2한쌍의 N-채널 디바이스 전계효과 트랜지스터(26)(28)를 포함한다.
트랜지스터(30)의 베이스는 한쌍의 직렬로 배열된 N-채널 디바이스 전계효과 트랜지스터(22)(24)에 의해 트랜지스터(30)의 콜렉터에 결합된다. 트랜지스터(30)의 콜렉터는 또한 구동기회로(10)의 출력단자(38)에 접속된다. 트랜지스터(30)의 에미터는 접지에 접속된다.
지적된 바와같이 구동기회로(10)는 다음의 출력신호 즉, 1(Vcc), 0(접지) 및 개방회로 상태를 발생하는 것이 바람직하다. 실제로, 회로(10)는 인버터로 작용하여 제로에 응답하여 1출력을 발생하며, 또한 역으로 작용한다.
이와같이 수행하기 위해, 구동신호 및 구동역 신호(구동)가 단자(32)(34)에 각각 제공된다. 입력신호는 단자(36)에 제공된다.
구동신호 및 구동신호는 입력신호가 출력단자(38)에 전달되는 것을 허용하거나 출력단자(38)에 개방회로가 존재하도록 하는데 이용된다.
회로(10)의 동작시, 구동신호가 1을 지시하는 하이(high)상태일때 구동신호는 0을 지시하는 로우(low)상태이며, 구동신호가 1을 지시하는 하이상태일때, 구동신호는 0을 지시하는 로우상태가 된다.
회로는 다음과 같은 방식으로 동작한다.
회로(10)가 구동될때, 양의 구동신호("1")는 단자(32)에서 디바이스(22)의 게이트에 인가된다.
이는 디바이스(22)를 턴온시킨다. 동시에 구동신호는 로우(0)로 된다. 이 신호는 디바이스(12)(18)(28)의 게이트 단자에 제공된다. 이는 디바이스(12)를 턴온시키고, 디바이스(18)(28)는 턴오프시킨다.
단자(36)상에 제공된 값이 1인 경우, 이 값은 소자(14)(16)의 게이트 단자에 제공된다. 이는 디바이스(14)를 턴오프시키고 디바이스(16)를 턴온시킨다. 결과적으로 Vcc 대신에 접지가 트랜지스터(20)의 베이스에 제공되어 트랜지스터는 로우상태로 되며 턴오프된다.
동시에 단자(36)에의 1입력은 디바이스(24)의 게이트에 제공되어 그것을 턴온시킨다. 디바이스(22)가 구동신호에 의해 턴온되기 때문에 출력단자(38)는 디바이스(30)의 베이스에서 단자(42)에 접속되어 단자(42)에 전류를 제공한다.
단자(42)가 하이상태로 될때, 트랜지스터(30)는 턴온되기 시작한다. 어느정도의 전류가 디바이스(22)(24)를 통해 흐르지만, 대부분의 전류는 트랜지스터(30)를 통해 트랜지스터(30)를 통해 흘러 출력단자(38)를 접지시킨다. 그러므로, 구동된 상태에서 입력단자(36)에의 1은 반전되고 출력단자(38)에 0으로 인가된다.
한편, 단자(36)에의 값이 0인 경우, 디바이스(14)의 게이트 단자에는 1이 인가되어 상기 단자는 턴온되고, 디바이스(16)의 게이트 단자는 턴오프된다.
디바이스(12)는 또한 구동신호가 디바이스(12)의 게이트단자에 인가되기 때문에 턴온된다. 이에 의해, 트랜지스터(20)의 베이스에의 단자(40)는 전압 Vcc를 향하여 상승되며, 트랜지스터(20)를 턴온시키게 된다. 트랜지스터(20)가 턴온되므로써 출력단자(38)에는 전압 Vcc가 인가된다.
동시에 단자(36)에의 0입력은 디바이스(24)의 게이트단자에 인가되어 상기 단자를 턴오프시키는 반면, 단자(40)에의 전압은 디바이스(26)의 게이트 단자에 인가되어 상기 단자를 턴온시킨다. 이는 단자(38)로부터 트랜지스터(30)로의 전류충전을 중단시키고 단자(42)에의 접지로의 방전통로를 제공한다. 이는 트랜지스터(30)를 턴오프시킨다. 결과적으로 구동된 상태에서 입력단자(36)에의 0은 반전되고 출력단자(38)에 1로 인가된다.
회로가 구동되지 않을때, 구동신호는 1이 되고, 구동신호는 0이 된다. 그러므로, 디바이스(12)(22)는 오프되고 디바이스(18)(28)는 온된다. 이는 노드(40)(42) 모두를 접지시킨다. 이는, 출력단자(38)가 구동기회로(10)가 관련되는 한 부동(float) 되도록 트랜지스터(20)(30) 모두가 턴오프됨을 의미한다. 결과적으로 회로(10)는 3상태회로의 요구된 신호 모두를 제공하게 된다.
그러나, 회로(10)가 구동되지 않는 동안, 다른 회로에 의해 단자(38)가 하이상태로 구동디는 경우, 이는 트랜지스터(20)의 에미터-베이스단자 양단에 역바이어스를 생성하게 된다. 이와같은 상태가 얼마동안 유지되면, 트랜지스터(20)의 동작은 얼마후에 상당히 저하되거나 충분한 역바이어스가 반복적으로 인가된 후에는 고장이 나게된다.
본 발명에 따라 구성된 회로(50)(제2도에 도시됨)는 이중 CMOS 구동기회로의 동작을 파괴시키거나 저하시키는 상기 역바이어스의 가능성을 피하도록 설계된다. 회로(50)는 종래 기술에 의해 공지된 방법에 따라 구성되어 입력신호를 수신하는 인버터(52)를 포함한다. 인버터(52)의 출력은 P채널 디바이스 전계효과트랜지스터(54)와 N-채널 디바이스 전계효과 트랜지스터(56)를 포함하는 병렬 배열구성에 인가된다. 병렬배열구성은 NPN 트랜지스터(60)의 베이스에 접속된다.
P채널 디바이스 전계효과 트랜지스터(58)와 N-채널 디바이스 전계효과 트랜지스터(62)를 포함하는 다른 병렬 배열구성은 출력단자(80)에서 트랜지스터(60)의 베이스를 그의 에미터 단자에 접속시킨다. 제1도의 회로(10)와 유사한 방법으로, N-채널 디바이스 전계효과 트랜지스터(64)(66)쌍은 NPN 트랜지스터(70)의 콜렉터에서의 출력단자(80)를 트랜지스터(70)에 접속한다. 다른쌍의 N-채널 전계효과 트랜지스터(68)(72)는 트랜지스터(70)의 베이스와 접지에 접속된다. 트랜지스터(70)의 에미터는 정지된다.
회로(50)가 구동될때, 1신호는 구동단자(74)에 인가된다. 이 신호는 N-채널 디바이스(58)(66)의 게이트단자에 인가되며 이들 디바이스를 턴온시킨다. 이 신호는 또한 P디바이스(58)의 게이트 단자에 인가되어 상기 디바이스를 턴오프시킨다. 동시에 0의 구동신호는 단자(76)에 인가된다.
0신호는 N-채널 디바이스(62)(68)의 게이트단자에 인가되어 이들 디바이스를 턴오프시킨다. 이 신호는 또한 P채널 디바이스(54)의 게이트 단자에 인가되어 상기 디바이스를 턴온시킨다. 결과적으로 구동상태에서 트랜지스터(54)(56)를 포함하는 병렬 배열구성에서의 트랜지스터 두개 모두는 턴온되며, 트랜지스터(58)(62)를 포함하는 병렬 배열구성에서의 트랜지스터 두개 모두는 턴오프된다.
구동상태에서 1이 입력단자(78)에 인가되는 경우, 1신호는 반전되어 인버터(52)에 의해 전달된다. 두개의 트랜지스터(54)(56)가 온되기 때문에, 반전된 신호("0")는 트랜지스터(60)의 베이스로 전달되어 상기 트랜지스터를 로우상태로 진행시킨다. 동시에 두개의 트랜지스터(58)(62)가 오프되며 회로에 어떠한 영향도 미치지 않게된다. 그러므로 트랜지스터(80)는 턴오프된다.
동시에 1입력은 디바이스(64)의 게이트 단자에 인가되어 이를 온시킨다.
디바이스(64)(66) 모두가 온되기 때문에, 트랜지스터(70)의 베이스는 출력단자(80)의 값을 향하여 진행하며, 트랜지스터(70)는 턴온된다. 트랜지스터(70)가 턴온되므로써 출력단자(80)는 접지된다. 그러므로, 회로(50)는 구동상태에서 1입력 신호에 응답하여 동일한 0출력신호를 발생한다.
유사한 방법으로 0이 단자(78)에 인가될때, 인버터(52)는 디바이스(54)(56)를 통해 트랜지스터(60)의 베이스로 전달되는 1을 발생한다. 디바이스(58)(62)는 오프상태를 유지하며, 따라서 트랜지스터(60)의 베이스는 하이상태로 진행하고 트랜지스터(60)는 턴오프된다. 동시에 인버터(52)로부터 디바이스(72)의 게이트 단자에의 1신호는 상기 디바이스를 턴온시키는 반면 입력으로부터 디바이스(64)의 게이트 단자에의 0신호는 상기 디바이스를 턴오프시킨다. 결과적으로 트랜지스터(70)는 턴오프되고, 전압 Vcc가 출력단자(80)에 인가된다. 그러므로, 입력단자(78)에서의 0은 반전되어 구동상태에서 출력단자에 1로 제공된다.
그러므로 구동상태에서 구동기회로(50)는 제1도의 회로(10)와 같이 버스를 구동시키기 위해 동일한 신호를 출력에 제공한다는 것을 알게 될 것이다.
비 구동상태에서 회로(50)는 회로(10)의 역바이어스 문제를 감소시키기 위해 다르게 동작한다.
회로(50)가 구동되지 않을때, 구동신호는 0이고 구동신호는 1이 된다. 0구동신호는 N-채널 디바이스(66)(56)의 게이트 단자에 인가되고 이들 디바이스를 턴오프시키며, 또한 상기 신호는 P디바이스(58)의 게이트 단자에 인가되고 상기 P디바이스를 턴온시킨다.
동시에 1구동신호는 N-채널 디바이스(62)(68)의 게이트 단자에 인가되어 이들 디바이스를 턴온시키며, 또한 상기 신호는 P디바이스(54)의 게이트 단자에 인가되어 상기 디바이스를 턴오프시킨다. 그러므로, 비구동상태에서 디바이스(68)는 트랜지스터(70)의 베이스를 접지로 진행하도록 하며, 디바이스(66)는 출력단자(80)와 트랜지스터(70)의 베이스 사이에 전류를 차단시킨다. 따라서, 트랜지스터(70)는 오프되고 회로(50)상에는 어떠한 영향도 미치지 않는다. 동시에 병렬 트랜지스터(54)(56) 모두는 오프되는 반면, 병렬 트랜지스터(58)(62) 모두는 온된다.
이는 근본적으로 트랜지스터(60)의 베이스를 트랜지스터(60)의 에미터에 그리고 출력단자(80)에 접속시킨다. 트랜지스터(60)의 베이스는 또한 트랜지스터(60)가 턴온되지 못하도록 인버터(52)로부터 단절된다. 그러므로, 디바이스(58)(62)의 병렬 배열구성은 구동기의 비구동상태에서 어떠한 역바이어스도 트랜지스터(60)의 에미터-베이스 접합에 인가되지 않도록 보장한다. 그러므로, 역바이어스에 의한 회로의 고장은 본 발명의 회로에 의해 방지된다.
본 발명이 양호한 실시예의 견지에서 언급되었다해도, 본 발명의 정신 및 범위를 벗어나지 않는 한도내에서 여러가지 수정 및 변형이 본 기술분야에 숙련된 사람들에 의해 이루어질 수 있다.
따라서, 본 발명은 다음의 청구범위의 내용으로 측정되어져야 한다.

Claims (6)

  1. 동작상태에서 출력단자에 제1출력전압을 제공하며, 비동작상태에서 출력단자에서의 특정레벨 이상의 전압존재시에 역바이어스에 의한 고장 또는 동작저하상태가 나타나는 제1출력트랜지스터 ; 동작상태에서 출력단자에 제2출력전압을 제공하는 제2출력트랜지스터 ; 구동신호의 존재시예는 제1, 제2출력트랜지스터를 동작시키도록 상기 트랜지스터를 바이어스시키고, 구동신호가 존재하지 않을때는 상기 트랜지스터를 동작시키지 않는 수단 ; 및 구동신호가 존재하지 않을때 제1트랜지스터의 역바이어스 작용을 제거시키는 제거수단으로 이루어지되, 상기 제거수단은 역바이어스 작용이 나타나는 제1출력트랜지스터의 단자 사이에 병렬로 접속되는 한쌍의 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 3상태 구동기회로.
  2. 제1항에 있어서, 한쌍의 전계효과 트랜지스터는 구동상태의 부재에 의해 도통상태로 되는 것을 특징으로 하는 3상태 구동기회로.
  3. 제2항에 있어서, 한쌍의 전계효과 트랜지스터가 역바이어스 작용을 받는 제1트랜지스터의 베이스와 에미터 사이에 병렬로 접속되는 것을 특징으로 하는 3상태 구동기회로.
  4. 제3항에 있어서, 한쌍의 전계효과 트랜지스터는 반대극성을 갖는 디바이스이며, 여기에서, 제1전계효과 트랜지스터의 게이트단자는 구동입력신호를 수신하며, 제2전계효과 트랜지스터의 게이트단자는 역구동 입력신호를 수신하는 것을 특징으로 하는 3상태 구동기회로.
  5. 제2항에 있어서, 데이타원(source)과 제1트랜지스터의 베이스 단자 사이에 병렬로 접속된 제2한쌍의 전계효과 트랜지스터를 더 포함하는 것을 특징으로 하는 3상태 구동기회로.
  6. 제5항에 있어서, 제2한쌍의 전계효과 트랜지스터는 반대 극성을 갖는 디바이스이며, 여기에서, 제2한쌍의 제1전계효과 트랜지스터의 게이트단자는 구동 입력신호를 수신하며, 제2한쌍의 제2전계효과 트랜지스터의 게이트단자는 역 구동 입력신호를 수신하는 것을 특징으로 하는 3상태 구동기회로.
KR1019910014645A 1990-10-29 1991-08-23 3상태 이중 cmos 구동기회로내 출력 트랜지스터의 에미터 베이스 접합부의 역 바이어스 파괴를 최소화하기 위한 장치 KR950008448B1 (ko)

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