KR950004116B1 - 비데오 신호 처리 시스템 - Google Patents

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KR950004116B1
KR950004116B1 KR1019870004278A KR870004278A KR950004116B1 KR 950004116 B1 KR950004116 B1 KR 950004116B1 KR 1019870004278 A KR1019870004278 A KR 1019870004278A KR 870004278 A KR870004278 A KR 870004278A KR 950004116 B1 KR950004116 B1 KR 950004116B1
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바일랄브하이 파텔 챈드라칸트
하인리히 뎀메르 발터
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알 씨 에이 코포레이션
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Abstract

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Description

비데오 신호 처리 시스템
제1도는 종래 기술의 디지탈 텔레비젼 수상기의 블럭 다이어그램.
제2도는 제1도에 도시된 회로를 변경시키는데 사용될 수 있는 본 발명을 이용한 회로의 블럭선도.
* 도면의 주요부분에 대한 부호의 설명
200 : 위상 고정 루프(PLL) 214 : 비교기
221 : 슈및트 트리거 회로 222 : 분주회로
240 : 가산기 252 : 이산 시간 발진기.
본 발명은 상호 구별될 수 있는 주파수 대역을 점유하는 다수의 아날로그 신호를 각 디지탈 신호로 변환시키기 위해 단지 하나의 아날로그-디지탈 변환기를 사용하는 회로에 관한 것이다.
2개 이상의 아날로그 신호를 디지탈화하는 것이 바람직한 신호 처리 응용분야가 있다. 본 발명에 따라서, 이는 각 신호에 대해 별도의 아날로그-디지탈 변환기(ADC)를 사용하는 회로에 비해 비용면에서 유리한단지 하나의 ADC를 포함하는 회로에 의해 이루어질 수 있다.
본 발명의 예시된 용도는 소정의 주파수 대역을 점유하는 아날로그 비데오 신호의 소스와 상기 아날로그비데오 신호에 응답하는 아날로그-디지탈 변환기, 상기 변환기의 출력에 응답하는 디지탈 비데오 신호 처리회로를 포함하는 비데오 신호 처리 시스템에 사용된다.
상기 시스템에서 본 발명에 따른 장치는 상기 소정의 주파수 대역내에 있지 않는 주파수의 보조 신호 소스와 아날로그 비데오 신호와 보조신호를 졀합시켜 출력 신호를 발생하기 위해 아날로그 비데오 및 보조 신호 소스에 접속된 수단을 포함한다. 상기 변환기의 신호 입력은 결합수단의 출력에 접속되어 변환기는 출력에서 상기 출력 신호를 나타내는 디지탈 샘플을 발생한다. 상기 변환기에 의해 발생된 상기 디지탈 샘플에응답하는 필터 수단은 상호 독자적인 주파수 대역을 점유하며, 상기 보조 및 비데오 신호를 표시하는 제1및 제2디지탈 신호를 발생한다. 상기 디지탈 비데오 신호 처리회로에 상기 제1디지탈 신호를 제공하기 위한 수단이 구비되어 있으며, 보조 신호 사용회로는 상기 필터 수단에 의해 발생된 제2디지탈 신호에 응답한다.
본 발명의 실시예에서, 보조 신호는 크리스탈 제어 아날로그 발진기에 의해 발생된 싸인형 발진 신호로구성이 되며, 소정의 주파수를 갖는 칼라 기준 신호 성분을 포함하는 합성 칼라 비데오 신호와 결합이 된다. 상기 변환기의 클럭 전송율은 4배의 상기 소정 주파수에 대응하며, 상기 아날로그 발진기 출력의 주파수는 상기 소정 주파수의 1.5배에 대응한다. 상기 실시예에서, 보조 신호 사용회로는 가변 주파수 디지탈발진 신호를 제공하기 위해 제어 신호에 응답하는 디지탈 발진기와, 디지탈 발진기와 필터수단에 접속된 위상 비교수단을 구비한다. 위상 비교수단은 상기 제2디지탈 신호와 상기 디지탈 발진 신호 사이에 위상에비례하는 신호를 발생하며, 상기 위상차 비례 신호는 상기 제어 신호로서 상기 디지탈 발진기에 인가된다.
도면에서, 굵은 화살표는 다중 비트 병렬 디지탈 신호용 버스를 나타내며, 가는 화살프는 아날로그 신호또는 단일 비트 디지탈 신호를 전달하는 연결부를 나타낸다. 장치의 처리속도에 따라, 어떤 경로에서는 보상 지연부가 필요할 수도 있다. 디지탈 회로 설계 기술에 숙련된 사람은 특정 시스템에서 상기와 같은 지연부가 필요한 곳을 알 수 있을 것이다.
다음에 설명하는 본 발명의 실시예는 디지탈 텔레비젼 수상기와 연관되어 있다. 제1도에 도시된 텔레비젼 수상기 부분은 수신된 비데오 신호의 수평 라인 동기 신호 성분과 동상으로 고정된 클럭 신호 CK(즉,라인 고정 클럭 신호)를 발생하는 위상 고정 루프(PLL 200)를 포함한다. 제2PLL(250)은 수신된 비데오신호의 칼라 기준 버스트 성분에 동상으로 고정된 재발생, 부반송파 신호를 발생한다. 재발생 부반송파 신호는 2개의 직각 위상 관련 색차 신호를 발생하기 위해 비데오 신호의 색도 신호 성분을 동기 상태로 복조시키는데 사용된다.
PLL(200)에 의해 발생된 라인 고정 클럭 신호 CK는 입력 비데오 신호가 비데오 테이프 레코더(VTR)또는 비데오 디스크 플레이어와 같은 비표준 소스로부터 유도된 것일때 주파수 불안정성을 나타낼 수 있다.비표준 소스에 의해 발생된 비데오 신호는 통상 비교적 안정한 칼라 버스트 신호 성분을 갖지만, 라인과 라인사이에서 위상과 주파수가 상당히 변하는 수평 라인 동기 신호 성분을 가질 수 있다. 상기 변화는 VTR에서 테이프의 이완 또는 비데오 헤드의 불일치에 의해 생길 수 있으며, VTR 또는 디스크 플레이어에서디스크 또는 모터 속도 변화에 영향을 준다. PLL(200)에 의해 발생된 클럭 신호의 주파수는 수평 라인 동기 신호의 위상 및/또는 주과수에서 변화를 추적하도록 변화되어 필드 또는 프레임을 통해 일정한 라인당샘플의 수를 유지한다. 상기 특징은 필드 또는 프레임 기억 메모리를 포함하는 텔레비젼 신호 처리 시스템에서 바람직한 것이다.
그러나 다음에 기술된 텔레비젼 수상기의 부분에서 상기 트랙킹 특징은 클럭 신호의 주파수에서 상당한변화는 PLL(250)에 의해 발생된 재발생된 부반송파 신호에서 주파수 불안정성을 유발하며, 그레서 재생된색차 신호에서 왜곡을 일으킨다.
재발생된 부반송파 신호에서 이러한 주파수 불안정을 보정하기 위해, 다음에 기술된 텔레비젼 수상기는제2도에 도시된 제3PLL(300)을 포함한다. PLL(300)은 아날로그 크리스탈 발진기(310)에 의해 제공되는기준 신호에 동상으로 고정된 발진 신호를 발생하는 디지탈 PLL이다. 기준 신호의 주파수는 거의 불변이기 때문에, PLL(300)은 클럭 신호 CK에 의해 유도된 발진 신호에서 주파수 불안정성을 추적한다. 상기주파수 불안정성을 추적할 수 있게 하는 PLL(300)에 의해 발생된 내부 제어 신호는 PLL(250)에 인가되어재발생된 부반송파 신호의 주파수를 안정화시키고, 따라서, 재생된 색차 신호에서 왜곡 정도를 감소시킨다.
클럭 신호 불안정성과 관련된 칼라 신호 왜곡을 상당히 감소시키기 위해 상기에서 기술된 시스템에 있어서, PLL(300)을 위한 기준 신호를 발생하기 위해 아날로그 크리스탈 제어 발진기를 사용하는 것이 바람직하나 상기 기준 신호는 클럭 신호와는 거의 무관하다.
기준 신호는 다음에 기술된 실시예에 나타단 바와 같이 별도의 ADC에 의해 또는 디지탈 텔레비젼 수상기의 ADC(211)에 인가된 아날로그 합성 비데오 신호와 기준 신호를 결합시키고 다음 ADC(211)에 의해 제공된 디지탈 신호로부터 디지탈화된 기준 신호를 분리시켜 이루어질 수 있다. 디지탈화된 기준 신호는PLL(300)의 위상 비교기에 인가된다.
제1도 및 제2도에 도시된 텔레비젼 수상기의 분야에서 본 발명의 실시예의 작동은 클럭 신호 CK의 주파수, ADC의 양자화 해상도 및 PLL(300)에 인가된 기준 신호의 양자화 해상도에 따라 다르다. 제1도 및2도에 도시된 회로의 다음 상세한 설명은 이들 변수의 중요성을 이해하기 위한 보조 수단으로 제공이 된다.
제1도에서, 예를들어 동조기, IF 증폭기 및 종레 텔레비젼 수상기의 비데오 검출기 등을 포함할 수 있는 합성 비데오 신호(210)의 소스는 ADC(211)에 합성 비데오 신호를 제공한다. ADC(211)는 샘플링 클럭신호 CK에 응답하여 합성 비데오 신호를 나타내는 디지탈 샘플을 제공한다. 전형적인 디지탈 텔레비젼 수상기에서, ADC에 인가된 아날로그 신호는 ADC(즉, ADC의 아날로그 신호 범위)에 의해 변환될 수 있는값의 범위 이하인 진폭값의 범위를 점유할 수 있도록 조정이 된다. 예를들어, 본 실시예는 0과 255사이의범위에서 디지탈 값을 제공하는 8비트 ADC를 포함한다. ADC에 인가된 아날로그 비데오 신호의 다이나믹법위는 디지탈 값 10에 대응하는 최소값과 디지탈 값 245에 대응하는 최대값을 갖도록 제한이 된다. ADC의 범위 양쪽에서 사용되지 않은 양자화 값은 정방향 및 부방향 오버플로우 조건을 검출하기 위해 완충영역으로 사용된다. 그래서 본 실시예에서 완충영역은 사용되지 않은 양자화 레벨 20의 다이나믹 범위를 규정한다.
본 발명에서 중요한 ADC의 한가지 특징은 샘플링 주파수이다. 본 실시예에서, 아날로그 비데오 신호는910배의 수평 라인 주파수와 같은 주파수 fck에서 샘플이 되거나, 또는 표준신호에 있어서는 칼라 부반송파 신호 fsc의 주파수의 4배 주파수에서 샘플이 된다. 결과적으로 나이퀴스트 조건하에서 455fH의 임계 주파수 이하의 주파수를 갖는 아날로그 신호(예, 표준 NTSC 신호에 대해서는 2fsc 또는 7.16MHz)는 알리아징(aliasing)왜곡을 유입시키지도 않고, 디지탈화될 수 있다. ADC에 인가된 아날로그 비데오 신호의 가장 높은 주파수 성분은 상기 임계치 보다 휠씬 낮다(예, NTSC 비데오 신호에 대해서 4.2MHz).
ADC(211)에 의해 제공된 샘플은 동기 분리기 회로(212)에 인가된다. 예를들어 회로(212)는 합성 비데오신호의 수평 라인 동기 신호 성분을 나타내는 신호 HSYNC를 발생한다. HSYNC 신호는 위상 비교기(214)의 한 입력 단자에 인가된다. 내부에서 발생된 수평 라인 동기 신호 HS는 위상 비교기(214)의 제2입력 단자에 인가된다. HS 신호를 발생하는 회로는 다음에서 기술하기로 한다. 예를들어 위상 비교기(214)는 "부호 및 크기 출력을 발생하는 디지탈 위상 비교기 회로"인 미합중국 특허 제4,506,175호에 기술된 회로와 유사할 수 있다. 예를들어 위상 비교기(214)에 의해 제공된 신호는 펄스 신호 HSYNC와 HS의선연부 사이에서 시간 지연이 될 수 있다. 상기 신호는 HSYNC의 선연부가 HS 펄스의 선연부 이전에 발생될때는 정의 값을 가지며, HSYNC 펄스의 선연부가 HS 펄스의 선연부 다음에 생길때는 부의 값을 갖는다.
위상 비교기 회로(214)에 의해 제공된 신호는 저역 통과 필터(216)에 전달이 된다. 필터(216)는 PLL(200)의 루프 필터이다. 저역 통과 필터(216)에 의해 제공되어 여파된 위상차 신호는 디지탈-아날로그 변환기(DAC)(218)에 인가된다. DAC(218)는 여파된 위상차 신호를 나타내는 아날로그 전위값을 발생하며,상기 값을 수평 라인 전송율로 전압 제어형 발진기(VCO)(220)에 인가된다. VCO(220)은 R배의 fH의 자유 진행 주파수를 갖도록 동조된다. 본 실시예에서, R은 다수의 칼라 부반송파 주파수와 유사한 1/2수평라인 주파수 fH의 고조파의 서수이다. 예를들어, NTSC 시스템에서, 칼라 부반송파 신호의 주파수 fsc'는1/2수평 라인 주파수의 455번째 고조파이며, 표준 신호에 대해서 샘플링 클럭 신호의 주파수 fck는 칼라부반송파 신호의 4배의 주파수 4fsc이다 그래서 상기 실시예에 사용된 VCO는 약 910배의 수평 라인 주파수(R=910)의 자유 진행 주파수를 갖는다.
VCO의 싸인형 출력 신호는 RfH와 같은 주파수를 fck를 갖는 구형파 클럭 신호 CK를 발생하는 슈밋트트리거 회로(221)에 인가된다. 신호 CK는 분주회로(222)에 인가된다. 회로(222)는 신호 CK의 주파수를 R로 나누어 fH와 거의 같은 주파수를 갖는 신호 HS를 발생한다. 상술한 바와 같이, 신호 HS는 위상 비교기(214)의 제2입력 단자에 인가된다.
회로(222)는 예를들어 910의 계수값에 도달하였을때 리셋트되도록 구성된 10비트 계수기(도시하지 않았음)를 포함한다. 분주회로(222)는 버스트 간격의 시작과 끝에 대응하는 계수값을 검출하는 계수기에 접속되어 있으며, 각 수평 라인 주기에서 상기 계수값에 의해 규정된 시간 간격을 측정하는 버스트 게이트 신호BG를 발생하기 위한 회로 소자(도시하지 않았음)를 포함한다.
PLL(200)은 라인당 균일한 수의 샘플링 클럭 펄스를 제공하기 위해 비표준 신호의 라인 주파수 변화를추적하는 클럭 신호 CK를 발생한다. 본 실시예에서, 위상 비교기(214), 저역 통과 필더(216), DAC(218),VCO(220), 슈밋트 트리거(221)의 이득 인수는 약 15수평 라인 주기와 댐핑 인수 2를 얻을 수 있도록 선택된다. 이득값은 PLL에 사용된 회로소자에 따라 다르며, 위상 고정 루프 설계에 숙련된 사람에 의해 쉽게계산될 수 있다. 이득값 사이의 관계 설명, 즉 댐핑 인수 및 PLL 시정수는 1953년 8월호의 IRE 회지 1043페이지 내지 l048페이지에 더블유. 제이. 그루넨이 기고한 "AFC 동기 이론"에서 찾아볼 수 있다.
소스(210)로부터의 합성 비데오 신호 Y/C 분리 필터 회로(230)에 인가된다. 회로(230)는 예를들어 합성비데오 신호로부터 휘도 및 색도 대역 신호를 분리시키기 위해 저역 통과 필터 및 대역 통과 필터를 포함할수 있다. 휘도 및 색도 대역 신호는 회로(230)의 출력 버스 YB 및 CB에서 얻을 수 있다.
분리된 색도 대역 성분은 PLL(250)에 의해 제공된 신호를 이용하여 색도 신호를 2개의 직각 위상 관련기저 대역 색차 신호, 예를들어 I와 Q를 복조시키는 멀티플라이어(232,234)에 인가된다. 색차 신호는 위상에러 검출기(236)에 인가된다. 위상 에러 검출기(236)는 복조된 칼라 기준 버스트 신호의 위상과 기준 위상값 사이의 차이를 나타내는 출력 신호를 발생한다. 위상 에러 검출기(236)는 예를들어 버스트 구간 동안 기저 대역 I 및 Q샘플값을 개별적으로 누적시키며,I 및 Q샘플의 샘플링 순간에 대해 버스트 신호의 위상을나타대는 값을 발생시키기 위해 누적된 I값을 누적된 Q값으로 나누는 회로를 포함할 수도 있다. 상기 값은 PLL(250)을 제어하는 위상 에러값을 발생하기 위해 소정의 버스트 위상을 나타내는 기준값으로부터 감산이 될 수 있다. 검출기(236)에 의해 발생된 위상 에러값은 저역 통과 필터(238)에 인가된다. 필터(238)는PLL(250)의 루프 필터이다. 필터(238)에 의해 제공되어 여파된 위상 에러 신호는 가산기(240)의 한 입력부분에 인가된다. 소스(242)에 의해 공급된 고정 증분값 K1은 가산기(240)의 다른 입력 부분에 인가된다.가산기(240)에 의해 발생된 신호는, 어드레스 입력 단자에 인가되는 누적 증분값의 코싸인 및 싸인 신호,2π 라디안으로 정규화된 신호를 제1 및 제2출력 단자에서 제공하도록 프로그램된 ROM(248)과 어큐뮬레이터 레지스터(246), 가산기(244)를 포함하는 이산 시간 발진기(DTO)(252)에 입력 증분값으로 인가된다. 본발명의 실시예에서 2πfsc의 고싸인과 싸인 파인 이들 신호는 상술된 바와 같이 각 멀티플라이어(232,234)에 인가되어 2개의 직각 위상 관련 색차 신호를 재생시키기 위해 색도 신호를 동기 상태로 복조시킨다.
안전상태의 경우, 복조된 버스트 신호의 위상값과 기준 위상값 사이에 차이가 없을때, DTO에 의해 발생된 신호의 주파수는 다음 방정식에 따라 어큐물레이터 레지스터(246)에서 비트의 수 N, 소스(242)에 의해제공된 증분값 K1, 클럭 신호 CK의 주파수 fck에 의해 결정된다.
fDOT= (K1/2N)fck
레지스터(246)가 20비트 레지스터이고, 클럭 신호 CK의 주파수가 4fsc이라고 가정하면, 262144(즉,218)과 같은 K1의 값은 주파수 fsc를 갖는 출력 신호를 발생한다. 다이나믹 작동에서, 버스트 위상이 기준 위상과 정합되지 않는 경우, 검출기(236)에 의해 제공된 위상 에러값은 위상 에러를 감소시키려는 의미에서 볼때 DTO의 주파수를 변화시키기 위해 가산기(240)에 의해 값 K1에 가산이 되는 보정항을 발생시키기 위해저역 통과 필터(238)에 의해 누적이 된다.
PLL(250)의 시정수를 비교적 길게 하여 잡음효과를 감소시키고, 동기 복조 멀티플라이어(232,234)에 인가된 신호에 대해 정확한 고레벨의 위상을 제공하는 것이 바람직하다. 예를들어, 본 실시예에서, PLL(250)에 있는 여러가지 회로 소자의 이득 인수는 약 1프레임 주기(NTSC 신호에 대해서는 1초의 1/30)의루프 시정수를 발생하는 값으로 셋트된다. PLL(250)의 시정수가 PLL(200)의 시정수보다 휠씬 길기 때문에 PLL(250)은 클럭 신호 CK의 주파수에서 변화에 의해 유기되는 재발생 부반송파 신호에서 주파수 변화를 추적할 수 없다. 제1도에 도시된 시스템에서, 이러한 결함은 I 및 Q 색차 신호에서 불규칙한 에러 또는 PLL(250)이 라인 주파수의 잘못된 고조파에 고정이 되며 틀린 주파수를 갖는 칼라 부반송파 신호를 발생하게 한다.
제2도는 본 발명을 구체화하며, 클럭 신호 CK에서 주변수 변화를 PLL(250)이 보상하는 회로 블럭선도이다. 상기 회로는 ADC(211)의 16양자화 레벨(즉, 4비트)과 같은 진폭값의 범위와 공진 크리스탈(312)에의해 결정된 주파수 fosc를 점유하는 싸인파 출력 신호를 발생시키는 발진기(310)를 포함한다. 본 실시예에서, fosc는 NTSC 합성 비데오 신호(4.2MHz)에서 가장 높은 주파수 이상이 3fsc/2(5.37MHz)와 거의 같다. 발진기(310)의 출력 신호는 소스(210)에 의해 제공된 합성 비데오 신호에 가산애 되는 경우 아날로그합산 회로(314)에 인가된다. 예를들어, 합산 회로(314)는 합성 비데오 신호와 발진기(310)에 의해 제공된신호와 선형관계로 결합시켜 헤테로라이닝을 방지하는 저항회로(도시하지 않았음)를 포함할 수 있다. 합산회로는 발진성 비데오 신호와 합성 비데오 신호를 결합시키기 위해 스케일 할 수 있도록 구성되어 있다. 이경우, 발진기(310)에 의해 제공된 신호는 상술된 16양자화 레벨보다 큰 진폭값 범위를 점유할 수 있다. 합산 회로(314)에 의해 발생된 결합 신호는 제1도에 도시된 바와 같이 합성 비데오 신호 대신에 ADC(211)에 인가된다. ADC(211)에 의해 제공된 디지탈 신호는 디지탈 합성 비데오 신호의 모든 주파수 성분이 악간 통과하거나 통과할 수 없게 하면서 발진기(310)의 출력을 나타내는 결합 신호의 성분을 거의 차단하는주파수 특성을 갖는 저역 통과 필터(301)에 인가된다. 저역 통과 필터(301)에 의해 발생된 합성 비데오 신호는 제1도에 도시된 바와 같이 ADC(211)에 의해 직접 제공된 신호 대신에 동기 분리기 회로(212)와 Y/C 분리 필터(230)에 인가된다. ADC(211)에 인가된 합성 비데오 신호는 발진기(310)에 의해 제공된 신호에의해 효과적으로 디더(dither)된다. 따라서, 저역 통과 필터(301)에 의해 제공된 합성 비데오 신호는 제1도에 도시된 바와 같이 직접 디지탈화 되는 합성 비데오 신호 보다 더 높은 양자화 해상도를 갖는다.
제2도에서 ADC(211)에 의해 제공된 디지탈형 결합 신호는 발진기(310)의 출력 신호를 나타내는 성분을통과시키는 반면 합성 비데오 신호 성분을 거의 차단하는 주파수 응답특성을 갖는 대역 통과 필터(304)에인가된다. 대역 통과 필터(304)에 의해 제공된 발진성 신호는 기준 신호로서 위상 고정루프(300)의 위상 비교기(316)에 인가된다. 위상 비교기(316)에 덧붙혀, PLL(300)는 저역 통과 필터(318), 가산기(320), 디지탈 값 소스(322), 가산기(324), 어큐뮬레이터 레지스터(326) 및 ROM(327)을 포함하는 DTO(302)를 포함한다. 상기 PLL은 예를들어, 대역 통과 필터(304)에 의해 제공된 신호와 거의 같은 양자화 범위를 갖는즉 발진기(310)에 의해 발생된 신호에 위상과 주파수가 고정된 ROM(327)의 출력 단자에서 디지탈 신호를발생한다.
위상 검출기(316)는 ROM(327)에 의해 제공된 신호를 대역 통과 필터(304)에 의해 제공된 기준 신호와비교한다. PLL(300)이 한번 기준 신호에 고정이 되면, 위상 검출기(316)에 의해 발생된 위상차 신호는 클럭 신호에 의해 유기된 DTO(302)에 의해 발생된 신호에서 위상변화를 표시한다. 상기 위상차 신호는 저역통과 필터(318)에 인가된다. 필터(318)는 PLL(300)의 루프 필터이다. 필터(318)의 이득 인수는 PLL(200)의 시정수(즉,15수평 라인 주기)보다 적거나 또는 거의 같은 루프 시정수를 제공하기 위해 루프에서 다른소자의 이득 인수와 함께 셋트된다. 필터(318)에 의해 제공된 여파된 위상차 신호는 가산기(320)에 의해 소스(322)로부터의 고정된 디지탈 값2에 가산된다. 가산기(320)에 의해 제공된 신호는 DTO(302)의 입력증분 신호로서 인가된다. DTO(302)의 출력 신호는 궤환 루프를 구성하는 위상 검출기(316)에 인가된다.
가산기(320)에 의해 발생된 입력 증분 신호는 DTO(302)에 의해 제공된 신호의 주파수 및 위상을 제어한다. 상기 입력 증분 신호는 비데오 신호가 처리될때 DTO(302)가 기준 신호의 주파수로 유지되게 하는 상수 성분 K2와 비데오 신호가 처리될때 생길수 있는 출력 신호에서 주파수 불안정성을 DTO가 추적할 수 있게 하는 저역 통과 필터(318)에 의해 제공된 가변 성분을 포함한다. 가산기(320)에 의해 제공된 입력 증분신호는 1/K2와 거의 같은 인수 KS에 의해 신호를 체배시키는 스케일링 회로(323)에 인가된다. 스케일링회로(323)의 출력 신호는 멀티플라이어(328)의 한 입력 단자에 인가되며, 멀티플라이어(328)의 다른 입력단자는 PLL(250)의 가산기(240)에 의해 제공된 신호를 수신하기 위해 접속되어 있다. 멀티플라이어(328)의 출력 신호는 증분 신호의 입력으로 DTO(252)에 입력된다.상기 수정된 입력 증분 신호는 클럭 신호CK의 주파수에서 변화를 보상한다. 따라서, PLL(250)은 라인 고정 클럭 신호에서 주파수 불안정성과 관계없는 직각 위상 관련 칼라 부반송파 신호를 다시 발생시키기 위해 합성 비데오 신호의 칼라 기준 버스트신호 성분을 추적한다.
제2도에 도시된 발명의 실시예에서, 발진기(310)에 의해 제공된 기준신호의 진폭값 범위와 소스(210)에의해 제공된 합성 비데오 신호는 ADC(211)에 의해 변환될 수 있는 신호의 범위 이하이다(즉,16+236=252,256보다 적다)는 사실에 유의하여야 한다.또한 기준 신호와 합성 비데오 신호의 주파수 스펙트럼은 중첩되지 않는다. 본 발명의 상기 실시예에 이용된 기준 신호의 주파수(5.37MHz)는 ADC(211)의 나이퀴스트 주파수(7.16MHz) 이하이지만, 나이퀴스트 한계 이상의 기준 신호는 알리아스(alias) 주파수가 합성 비데오 신호에 의해 점유된 주파수 대역 이내에 있지 않는한 사용이 될 수 있다. 이 경우, PLL(300)에 인가된 기준 신호의 주파수는 알리아스 주파수이다.

Claims (5)

  1. 소정의 주파수 대역폭을 점유하는 아날로그 비데오 신호의 소스와, 상기 아날로그 비데오 신호에 응답하는 아날로그-디지탈 변환기를 포함하며, 소정의 전송율로 클럭킹되며, 상기 변환기의 출력에 응답하여디지탈 비데오 신호 처리 회로를 포함하는 비데오 신호 처리 시스템에 있어서, 상기 소정의 주파수 대역내에 있지 않는 주파수의 보조 신호 소스와, 아날로그 비데오 신호와 보조 신호를 선형으로 결합시켜 출력신호를 발생하기 위해 아날로그 비디오 신호의 소스와 보조 신호의 소스에 접속된 수단을 구비하며 ; 상기 아날로그-디지탈 변환기는 상기 신호 결합 수단의 출력에 접속된 신호 입력을 구비하여, 상기 출력신호를 나타내는 디지탈 샘플을 출력에서 발생하며 ; 상기 아날로그-디지탈 변환기의 상기 출력에 접속되어 있으며, 이들에 의해 발생된 디지탈에 응답하여 상호 배타적인 주파수 대역을 점유하며 상기 비데오 및 보조 신호를 나타내는 제1 및 제2 디지털 신호를 발생하는 필터 수단과 ; 상기 제1디지탈 신호를 상기 디지털 비데오 신호 처리 회로에 제공하는 수단과 ; 상기 필터수단에 의해 발생된 상기 제2디지탈 신호에 응답하는 보조 신호 이용 회로를 구비하는 것을 특징으로 하는 비데오 신호 처리 시스템.
  2. 아날로그 비데오 신호가 상기 아날로그-디지탈 변환기의 아날로그 신호 범위 이하의 진폭값의 소정범위를 점유하는 제1항의 시스템에 있어서, 상기 아날로그 신호와 결합되는 상기 보조 신호는 상기 소정 범위와 상기 변환기의 상기 아날로그 신호 범위 사이의 차이 이하인 진폭값 범위에 한정이 되는 것을 특징으로 하는 비데오 신호 처리 시스템.
  3. 제1항에 있어서, 상기 보조 신호는 크리스탈 제어형 발진기에 의해 제공된 싸인파 발진 신호를 구비하는 것을 특징으로 하는 비데오 신호 처리 시스템.
  4. 제3항에 있어서, 상기 보조 신호 이용 회로는 ; 가변 주파수 디지탈 발진 신호를 제공하기 위해 제어 신호에 응답하는 디지탈 발진기와 ; 상기 제2디지탈 신호와 상기 디지탈 발진기 신호 사이의 위상차에 비례하는 신호를 발생하고 상기 위상차이 비례 신호를 제어 신호로서 상기 디지탈 발진기에 이가하기 위해 상기 필터 수단과 상기 디지탈 발진기에 접속된 위상 비교 수단을 구비하는 것을 특징으로 하는 비데오 신호 처리 시스템.
  5. 상기 비데오 신호가 합성 칼라 비데오 신호를 구비하며, 소정의 주파수를 갖는 칼라 기준 버스트 신호성분을 포함하며, 상기 클럭킹 전송율이 상기 칼라 기준 버스트 신호의 4배의 주파수와 같은 제4항의 시스템에 있어서, 상기 보조 신호의 주파수는 상기 칼라 기준 버스트 신호의 주파수의 11/2배와 거의 같은 것을 특징으로 하는 비제어 신호 처리 시스템.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227794A (en) * 1991-12-23 1993-07-13 Ford Motor Company Frequency multiplexed analog-digital conversion
JP3241079B2 (ja) * 1992-02-24 2001-12-25 株式会社日立製作所 ディジタル位相同期回路
US5327132A (en) * 1992-11-23 1994-07-05 Ford Motor Company Composite signal generation and decoding in digital signal processing automotive audio system
KR950003284B1 (ko) * 1993-03-12 1995-04-07 삼성전자 주식회사 영상신호의 주파수변조(fm) 장치 및 그 자동조정 방법
US5808691A (en) * 1995-12-12 1998-09-15 Cirrus Logic, Inc. Digital carrier synthesis synchronized to a reference signal that is asynchronous with respect to a digital sampling clock
JP3304036B2 (ja) * 1996-04-22 2002-07-22 モトローラ株式会社 ディジタル映像処理装置のクロック発生回路
US5796392A (en) 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
JPH10336487A (ja) * 1997-06-02 1998-12-18 Sony Corp アナログ／ディジタル変換回路
US6380980B1 (en) * 1997-08-25 2002-04-30 Intel Corporation Method and apparatus for recovering video color subcarrier signal
US6330034B1 (en) * 1997-10-31 2001-12-11 Texas Instruments Incorporated Color phase-locked loop for video decoder
DE10111402B4 (de) * 2001-03-09 2006-01-19 Harman Becker Automotive Systems (Becker Division) Gmbh Verfahren und Phasenregelkreis zur Synchronisation auf einen in einem Nutzsignal enthaltenen Hilfsträger
US7080169B2 (en) * 2001-12-11 2006-07-18 Emulex Design & Manufacturing Corporation Receiving data from interleaved multiple concurrent transactions in a FIFO memory having programmable buffer zones
US20070206712A1 (en) * 2002-03-11 2007-09-06 Stefan Gierl Phase-locked loop for synchronization with a subcarrier contained in an intelligence signal
US7330217B1 (en) * 2004-10-20 2008-02-12 Cirrus Logic, Inc. Chroma phase error correction circuitry and methods and systems utilizing the same
US8212942B2 (en) * 2010-04-14 2012-07-03 Newport Media, Inc. All digital front-end architecture for television with sigma-delta ADC input

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4514760A (en) * 1983-02-17 1985-04-30 Rca Corporation Digital television receiver with time-multiplexed analog-to-digital converter
US4562456A (en) * 1983-10-17 1985-12-31 Rca Corporation Analog-to-digital conversion apparatus including a circuit to substitute calculated values when the dynamic range of the converter is exceeded
JPS60111591A (ja) * 1983-11-21 1985-06-18 Victor Co Of Japan Ltd カラ−映像信号の記録方法及び記録再生方法
US4626894A (en) * 1984-10-04 1986-12-02 Rca Corporation Signal filtering system having adaptively cascaded filter stages for developing a variable bandwidth frequency characteristic
AU594649B2 (en) * 1984-10-19 1990-03-15 Stephens, John D. Fetal anatomic sex assignment by ultrasonography during early pregnancy
US4635102A (en) * 1984-10-24 1987-01-06 Rca Corporation Chroma signal amplitude control apparatus

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Publication number Publication date
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EP0245060B1 (en) 1993-07-14
EP0245060A3 (en) 1990-10-10

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