KR950003225Y1 - 동기신호 판별 회로 - Google Patents

Abstract

내용 없음.

Description

동기신호 판별 회로

제1도는 종래 동기신호 판별 회로도.

제2도는 제1도의 입력되는 동기신호 파형도.

제3도는 제1도의 출력 전압 파형도.

제4도는 본 고안 동기신호 판별 회로도.

제5도는 제4도의 각부 입출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제어신호발생부 2 : 제1 D-플립플롭

3 : 제2 D-플립플롭

본 고안은 동기신호 판별 회로에 관한 것으로, 특히 모니터 제품의 자체진단 기능의 한 부분으로 게이트 어레이(Gate array : 이하 IC화라 한다)를 목적으로 디지탈 IC를 이용한 동기신호 판별 회로에 관한 것이다.

일반적으로 모니터를 구비한 화상기기에서는 화상을 형성하기 위한 신호들 (예를 들어 색신호, 휘도신호…)이 존재하며 이러한 신호들은 각각의 독특한 동기신호에 의하여 전송 및 구분 동작을 하게 된다.

따라서 동기신호의 존재 유,무는 상당히 중요한 의미를 갖게되며 동기신호와 오신호 (error Signal)의 판별이 필요하게 되는 것이다.

제1도는 종래의 동기신호 판별 회로로서, 동기신호 입력단(Sync)에 제2a도의 정극성, 제2b도의 부극성 같은 동기 신호가 인가되면 다이오드(D1)는 일정전압 이상의 전압일 경우 온된다.

이후 콘덴서(C1)에 이 전압이 충전되고 다이오드(D1)가 오프상태로 변화하면 콘덴서(C1)에 충전되었던 전압이 방전되어 저항(R1)를 통해 제3a, b도와 같은 파형으로 출력된다.

상기 다이오드(D1)와 콘덴서(C1)의 반복되는 동작으로 저항(R1)에 인가되는 전압은 항상 일정한 상태를 유지하게 되며 이에따라 출력되는 전압의 파형은 동기신호 입력시 직류성분의 일정전압인“하이”상태를 나타내고 아울러 동기신호가 인가되지 않으면“로우”상태를 나타냄으로써 동기신호 유, 무를 판별해왔다.

그러나 이와같은 종래의 동기신호 판별 회로는 수동소자로 구성되어 있어 IC화가 되지 않으며 아울러“하이” 상태에서 무신호“로우”로 변환될때 시정수(R1 C1)에 의해 불안정한 상태에 있는 시간이 길어지고 아울러 입력신호가 동기신호가 아닌“하이”상태의 백색잡음이 인가되더라도 무신호로 판별되지 않는 등의 문제점이 있었다.

따라서 본 고안의 목적은 모니터 제품의 자체 진단기능의 한부분으로 IC화를 목적으로 디지탈 IC를 이용하여 동기신호를 판별하도록 동기신호 판별 회로를 제공함에 있다.

이러한 본 고안의 목적은 플라이백 펄스를 4진카운트하는 카운터에서 출력된 신호와 플라이백펄스를 디코더로 디코딩하여 제어신호를 발생하는 제어신호 발생부와, 상기 제어신호 발생부에서 출력된 제어신호와 입력되는 클럭펄스를 래치하여 출력신호를 발생하는 제1 D-플립플롭과, 상기 제1 D-플립플롭의 출력신호와 제어신호 발생부에서 출력된 제어신호를 래치하여 출력신호를 발생하는 제2 D-플립플롭을 구성함으로써 달성되는 것으로서 이하 본 고안을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

제4도는 본 고안 동기회로 판별회로도로서 입력되는 플라이백펄스(f·B·p)를 BCD카운터 (1a)로 4진카운트하여 출력된 신호와 플라이백 펄스를 디코더(1b)로 디코딩하여 제어신호를 발생하는 제어신호발생부(1)와, 상기 제어신호발생부(1)에서 출력된 제어신호와 동기신호(sync)를 래치하여 신호를 출력하는 제1 D-플립플롭(2)과, 상기 제1 D-플립플롭(2)에서 출력된 신호와 제어신호발생부(1)에서 출력된 제어신호를 래치하여 펄스를 발생하는 제2 D-플립플롭(3)으로 구성한다.

이와같이 구성한 본 고안의 동작 및 효과를 제5도를 참조하여 상세히 설명하면 이에 도시한 바와 같이 제5도의 (a)와 같은 파형의 플라이백 펄스(f·B·p)가 제어신호발생부(1)의 카운터(1a)의 단자(CK)에 입력되면 카운터(1a)는 단자(CK)에 인가되는 플라이백 펄스를 구동 클럭 펄스로 사용하여 카운팅을 하게 되는데 이 카운터(1a)는 4진카운터로서 출력단자(Q1, Q2)의 출력상태가 모두“하이”인 상태에서 다시 한번의 클럭펄스가 인가되면 초기치 상태 즉, 모든 출력단자(Q1, Q2)의 상태가“로우”인 상태로 초기화 되는 동작을 반복해서 수행하게 된다.

이에따라 출력단자(Q1)에서는 제5도의 (b)와 같은 파형이 출력되고 아울러 출력단자(Q2)에서는 제5도의 (c)와 같은 파형이 출력되어 각각 제어신호 발생부(1)의 디코더(1b) 입력단자(Ib, Ic)에 각각 입력된다.

이에따라 디코더(1b)는 입력단자(Ia)에 입력되는 플라이 백 펄스(f·B·p)와 상기 입력단자(Ib, Ic)에 각각 입력된 신호를 디코딩하여 제어신호를 출력하게 되는데 이때 디코더(Ib)의 출력단(Q3)에서는 모든 입력단(Ia-Ic)의 신호가“로우”일때만 “하이”로 출력하게 되고 아울러 출력단(Q4)에서는 모든 입력단(Ia-Ic)의 신호가“하이”일때만“하이”를 출력하게 되고 이에따른 파형은 출력단(Q3)에서는 제5도의 (d)와 같은 파형의 제어신호가 출력되고 아울러 출력단(Q4)에서는 제5도의 (e)와 같은 파형의 제어신호가 출력되는 것이다.

이에따라 디코더(1b)의 출력단(Q3)에서 출력된 제어신호는 제1 D-플립플롭(2)의 클리어단자(LR1)에 입력되고 이에따라 제1 D-플립플롭(2)은 단자(CK2)에 입력되는 신호를 출력하게 되는데 이때 제5도의 (f)와 같은 파형의 동기신호(sync)가 단자(CK1)에 입력되고 아울러 데이타 입력단(DI)에 입력되는 신호가“하이” 이지만 클리어단자(CLR1)에 입력되는 제어신호가“하이”상태이므로 출력단(Q5)의 출력은“로우”로 출력되고 아울러 클리어 단자(CLR1)에 입력되는 제어신호가“로우”상태이면 출력단(Q5)의 출력은“하이”로 출력되는데 상기에서 디코더(1b)의 출력단(Q3)에서 출력되는 파형이 제5도의 (d)와 같은 파형이므로 이에따라 제1 D-플립플롭(2)의 출력단(Q5)에서는 제5도의 (g)와 같은 파형의 펄스가 출력되는 것이다.

이 펄스는 제2 D-플립플롭(3)의 데이타 입력 펄스(DI')가 되고 이에따라 제2 D-플립플롭(3)는 디코더(1b) 출력단(Q4)에서 출력되는 제5도의 (e)와 같은 파형의 제어신호가 클럭펄스(K3)로 입력되고 아울러 클리어단자(LR2)에서는 트리거 신호가 인가됨에 따라 제1플립플롭(2)의 출력펄스가“하이”이므로 출력단(Q6)의 출력은 항상 “하이”가 되며 이에 따른 파형은 제5도의 (h)와 같은 파형의 전압(Vo)이 출력되는 것이다.

또한 제5도의 (i)와 같은 파형의 무신호시에는 제1 D-플립플롭(2)이 클리어 된 이후 트리거 시켜줄 동기신호가 없기 때문에 제1 D-플립플롭(2)의 출력은 항상“로우”상태이며 이에따라 제2 D-플립플롭(3)에 입력되는 데이타 펄스(DI')도 항상“로우”상태가 되어 클리어 단자(CLR2)에서 출력되는 트리거 신호에 트리거되어도 출력은 항상“로우”상태가 되는 것이다.

전술한 모든 동작을 종합해보면, 본 고안은 신호시에는 항상“하이”상태의 펄스가 출력되고 무신호시에는“로우”상태가 출력됨을 알수 있다.

이상에서 상세히 설명한 바와 같이 본 고안은 반도체를 사용하여 회로를 구성하였기에 IC화가 가능하고 아울러 입력신호가 동기신호가 아닌“하이”상태로 입력되어도 출력은“로우”상태로 검출하여 동기신호를 확인할 수 있으며 이와 더불어 출력이 “하이”에서“로우”로 변화시 불안정한 상태가 되는 점을 IC화 함으로써 시정수(RC)가 없기 때문에 안정되고“하이”상태의 출력전압에 리플잡음이 없어 회로오동작을 방지하는 등의 효과가 있다.

Claims (1)

1. 플라이 백 펄스(f·B·p)를 카운터(1a)로 카운트한 후 이 카운팅 된 값과 플라이 백 펄스(f·B·p)를 디코딩하여 제어신호를 발생하는 제어신호발생부(1)와, 상기 제어신호발생부(1)의 출력단(Q3)에서 출력된 제어신호와 동기신호(sync)를 트리거시켜 출력신호를 발생하는 제1 D-플립플롭(2)과, 상기 제1 D-플립플롭(2)에서 출력된 데이타 펄스(DI')와 디코더(1b)의 출력단(Q4)에서 출력된 제어신호를 트리거시켜 출력신호를 발생하는 제2 D-플립플롭(3)를 포함하여 된 것을 특징으로 하는 동기신호 판별 회로.