Claims (19)
입력되는 수평동기신호(H-SYNC)의 극성을 판별함과 아울러 항상 일정한 극성을 가지는 주파수로 만들어 출력하는 수평동기제어부(11)와, 입력되는 수직동기신호(V-SYNC)의 극성을 판별함과 아울러 항상 일정한 주파수로 만들어 출력하는 수직동기제어부(12)와, 상기 수평, 수직동기제어부(11)(12)로 출력하는 주파수를 입력받아 오실레이터 클럭주파수(3.58MHZ)로 카운트함과 아울러 주파수차이를 비교하는 수평, 수직주파수카운터(13)(14)와, 상기 수평, 수직주파수카운터(13)(14)로부터 출력하는 주파수에 따라 일정비율의 듀티(DUTY)로 만들어 출력하는 수평, 수직펄스발생부(15)(16)와, 상기 수평, 수직주파수카운터(15)(16)의 출력을 각기 조합하여 원하는 주파수대역을 분류해주는 수평 및 수직제어부(17)(18)와, 입력되는 신호들을 조합하여 영상의 디스플레이모드(DISPLAY MODE)를 판별하고 그에 대응하는 모드신호를 출력하는 모드제어부(19)와, 상기 수평 및 수직주파수카운터(14)와 수평 및 수직제어부(17)(18)의 극성을 입력으로 하여 주파수가 바뀌거나 주파수 극성이 변할때 일정시간 뮤트시켜주도록 하는 펄스를 출력하는 뮤트펄스발생부(20)와, 상기 수평, 수직동기제어부(11)(12)와 수평, 수직주파수카운터(13)(14)와 수평, 수직펄스발생부(15)(16) 및 모드제어부(19)로부터 출력되는 신호를 입력으로 하고 출력모드(OM)의 선택에 따라 출력을 선택하여 출력하는 출력선택부(21)와, 입력되는 클럭에 따라 발진하는 발진부(23)로 구성된 모니터의 주판수판별 및 보상회로.The polarity of the horizontal sync signal H-SYNC input is determined, and the horizontal sync controller 11 outputs a frequency having a constant polarity at all times and the polarity of the vertical sync signal V-SYNC. In addition, the frequency is outputted to the vertical synchronous control unit 12 and the horizontal and vertical synchronous control unit 11, 12 to always make a constant frequency and output the oscillator clock frequency (3.58MHZ) and the frequency difference Generation of horizontal and vertical pulses to make a duty ratio of the horizontal and vertical frequency counters 13 and 14 and the horizontal and vertical frequency counters 13 and 14 to generate a duty ratio according to the frequency output from the horizontal and vertical frequency counters 13 and 14. Combining the input signals with the horizontal and vertical controllers 17 and 18 which classify the desired frequency bands by combining the units 15 and 16, the outputs of the horizontal and vertical frequency counters 15 and 16, respectively. Display mode (DISPL) AY MODE) and the mode controller 19 for outputting a mode signal corresponding thereto, and the polarity of the horizontal and vertical frequency counter 14 and the horizontal and vertical controllers 17 and 18 are inputted to change the frequency. Or a mute pulse generator 20 for outputting a pulse to mute a predetermined time when the frequency polarity changes, and horizontal and vertical frequency counters 13 and 14 horizontally with the horizontal and vertical synchronous control units 11 and 12. And an output selector 21 for inputting signals output from the vertical pulse generators 15 and 16 and the mode controller 19 and selecting and outputting the outputs according to the selection of the output mode OM. Abacus plate discrimination and compensation circuit of the monitor consisting of an oscillator 23 oscillating in accordance with the clock.
제1항에 있어서, 수평동기제어부(11)는 입력되는 수평동기신호(H-SYNC)에 대해 극성을 판별하고 그에 대한 수평동기극성신호(PH)를 출력하는 수평동기신호극성판별부(111)와, 이 수평동기신호극성판별부(111)에서 판별된 수평동기극성신호(PH)와 수평동기신호(H-SYNC)를 각기 입력받아 항상 일정한 극성을 가지는 주파수를 출력하도록 하는 익스클루시브 오아게이트(XOR1)로 구성된 것을 특징으로 하는 모니터의 주파수판별 및 보상회로.The horizontal synchronous signal polarity discrimination unit 111 according to claim 1, wherein the horizontal synchronous control unit 11 determines a polarity of the input horizontal synchronous signal H-SYNC and outputs a horizontal synchronous polarity signal P H. ), And the horizontal synchronous signal polarity discrimination unit 111 receives the horizontal synchronous polarity signal P H and the horizontal synchronous signal H-SYNC, respectively, to output a frequency having a constant polarity. Frequency discrimination and compensation circuit of the monitor, characterized in that composed of an OA gate (XOR1).
제2항에 있어서, 수평동기신호 극성판별부(111)는 클럭단자로 인가되는 수평동기신호(H-SYNC)의 상승에찌마다 하이상태의 펄스를 일정기간 공급하는 제1디플립3. The first deflip according to claim 2, wherein the horizontal synchronizing signal polarity discriminating unit 111 supplies a high pulse for a certain period for each rising edge of the horizontal synchronizing signal H-SYNC applied to the clock terminal.
플롭(DF1)과, 앤드게이트(AD2)에 의해 상기 제1디플립플롭(DF1)이 리셋될때까지 클럭을 공급하는 앤드게이트(ADl)와, 이 앤드게이트(AD1)를 통해 입력되는 클럭을 소정주파수로 카운트하는 카운터(112)와, 일정시간 경과후 상기 카운터(112)의 출력펄스에 대한 레벨을 검출하는 앤드게이트(AD4)와, 이 앤드게이트(AD4)의 출력레벨에 따른 클럭펄스를 출력하는 제2디플립플롭(DF2)과, 이 제2디플립플롭(DF2)의 출력펄스를 클럭으로 하여 수평동기신호(H-SYNC)와 반대되는 수평동기극성신호(PH)를 출력하는 제3디플립플롭(DF3)과, 상기 제2디플립플롭(DF2)의 반전출력과 리세트신호를 앤드조합하여 제1디플립플롭(DF1) 및 카운터(112)로 클리어 시키기 위한 신호를 출력하는 앤드게이트(AD2)(AD3)로 구성된 것을 특징으로 하는 모니터의 주파수판별 및 보상회로.A flop DF1, an AND gate ADl for supplying a clock until the first dip-flop DF1 is reset by the AND gate AD2, and a clock input through the AND gate AD1 is predetermined. Outputs a counter 112 that counts by frequency, an AND gate AD4 that detects the level of the output pulse of the counter 112 after a predetermined time, and a clock pulse corresponding to the output level of the AND gate AD4. A second deflip-flop DF2 and an output pulse of the second deflip-flop DF2 as a clock to output a horizontal synchronous polarity signal P H opposite to the horizontal synchronous signal H-SYNC. Inverted output and reset signal of the third deflip flop DF3 and the second deflip flop DF2 And an AND gate (AD2) (AD3) for outputting a signal for clearing with the first deflip-flop (DF1) and the counter (112) by AND combining the signals.
제1항에 있어서, 수직동기제어부(12)는 상기 수평동기제어부(11)와 동일한 원리 및 구성으로 이루어짐을 특징으로 하는 모니터의 주파수판별 및 보상회로.The frequency discrimination and compensation circuit of a monitor according to claim 1, wherein the vertical synchronization controller (12) has the same principle and configuration as the horizontal synchronization controller (11).
제1항에 있어서, 수평펄스발생부(15)는 기본클럭(CK)을 카운트하는 8비트카운터(151)와, 이 8비트카운터(151)의 출력(Q'0-Q'6) 및 상기 수평주파수카운터(13)의 출력(Q0-Q6)을 노아링하는 노아게이트(NR1)와, 상기 8비트카운터(151)의 출력(Q'0-Q'6) 및 상기 수평주파수카운터(13)의 출력(Q0-Q6)을 배타적 오아링하는 익스클루시브 오아게이트(XR1-XR7)의 출력을 입력받아 오아링하는 오아게이트(OR3)와, 데이타입력단자로 입력되는 상기 노아게이트 및 오아게이트(NR1)(OR3)를 클럭에 동기시켜 출력하는 제 13,14디플립플롭(DF13)(DF14)과, 데이타입력단자로 입력되는 "1"을 클럭단자로 입력되는 상기 제13디플립플롭(DF13)의 출력에 동기하여 출력하는 제15디플립플롭(DF15)과, 리세트신호(RESET) 및 상기 제14디플립플롭(DF14)의 출력을 앤드조합하여 상기 제15디플립플롭(DF15)의 리세트단자에 출력하는 앤드게이트(AD12)로 구성된 것을 특징으로 하는 모니터의 주파수판별 및 보상회로.The horizontal pulse generator (15) includes: an 8-bit counter (151) for counting the basic clock (CK), an output (Q ' 0- Q' 6 ) of the 8-bit counter (151), and Noar gates NR1 for noring the outputs Q 0 -Q 6 of the horizontal frequency counter 13, outputs Q ′ 0 -Q ' 6 of the 8-bit counter 151, and the horizontal frequency counter ( An oragate OR3 that receives the output of the exclusive oracle XR1-XR7 that exclusively rings the outputs Q 0 -Q 6 of 13), and the noagate that is input to the data input terminal. And thirteenth and fourteenth flip-flops DF13 and DF14 for synchronizing and outputting the oragate NR1 and OR3 to a clock, and the thirteenth D inputting a clock terminal with " 1 " The fifteenth flip-flop by AND-combining the fifteenth flip-flop DF15 outputted in synchronization with the output of the flip-flop DF13, and the output of the reset signal RESET and the fourteenth flip-flop DF14. (DF15) That consists of the AND gate (AD12) for outputting the set of terminals to determine the frequency of the monitor, characterized, and a compensation circuit.
제1항에 있어서, 출력선택부(21)는 주파수에 따른 지정된 외부신호를 입력받아 펄스폭을 조절하는 펄스폭제어부(22) 추가구성시 그의 어드레스 및 콘트롤값도 입력받아 선택가능하도록 하는 것을 특징으로 하는 모니터의 주파수판별 및 보상회로.The method of claim 1, wherein the output selector 21 receives the specified external signal according to the frequency so that the address and control value can be received and selectable when the pulse width controller 22 is further configured to adjust the pulse width. Frequency discrimination and compensation circuit of monitor.
제7항에 있어서, 펄스폭제어부(22)는 주파수에 따라 지정된 외부신호를 입력받고 그에 해당하는 어드레스(A0-A2)를 출력하는 어드레스발생부(222)와, 주파수에 따른 외부데이타와 카운터출력을 논리조합하여 클럭펄스를 만들어내는 클럭발생부(223)와, 이 클럭발생부(223)의 출력에 따라 어드레스를 변화시켜 출력을 선택하는 디멀티플렉서(224)와, 입력되는 클럭에 따라 상기 디멀티플렉서(224)로부터 출력되는 입력에 의해 펄스폭을 조정하는 펄스폭조정부(223)로 구성된 것을 특징으로 하는 모니터의 주파수판별 및 보상회로.The method of claim 7, wherein the pulse width control unit 22 receives the external signal specified according to the frequency and outputs the address (A 0- A 2 ) corresponding to the external data according to the frequency and A clock generator 223 for logically combining the counter output to generate a clock pulse, a demultiplexer 224 for selecting an output by changing an address according to the output of the clock generator 223, and the clock according to the input clock And a pulse width adjusting unit (223) for adjusting the pulse width by an input output from the demultiplexer (224).
입력되는 클럭(CK)의 8비트를 1주기로 하여 카운트하는 8비트카운터(131)와, 이 8비트카운터(131)가 2주기마다 1번 카운트하도록 인에이블 및 디스에이블신호를 출력하는 1주기카운트설정부(130)와, 상기 8비트카운터(131)의 출력을 소정시간 순차적으로 래치하는 제1,2래치부(132)(133)와, 이 제1,2래치부(132)(133)의 출력을 입력으로 하되 어느 한쪽입력을 반전시켜 입력받은후 두 입력에 대해 서로 비교가산하는 8비트전가산기(134)와, 이 8비트전가산기(134)를 통한 주클럭주파수의 차이가 1이하이면 제2플립플롭(133)에 로드(load)되는 것을 방지하고 2이상차이가 날때는 제2플립플롭(133)에 제1플립플롭(132)값을 새롭게 로딩(loading)함과 동시에 주파수변화신호(HT)를 출력하는 주파수변화감지부(135)로 구성된 주파수카운터 회로.8-bit counter 131 for counting 8 bits of the input clock CK as one cycle, and one cycle count for outputting the enable and disable signals so that the 8-bit counter 131 counts once every two cycles. Setting unit 130, the first and second latch unit 132, 133 to sequentially latch the output of the 8-bit counter 131 for a predetermined time, and the first and second latch unit 132, 133 The output of the input is inverted, and either input is inverted and inputted, and then the difference between the main clock frequency through the 8-bit full adder 134 and the 8-bit full adder 134 is equal to or less than one. When the back surface is prevented from being loaded on the second flip flop 133, and when there is a difference of two or more, the first flip flop 132 is newly loaded on the second flip flop 133 and the frequency is changed. Frequency counter circuit consisting of a frequency change detection unit 135 for outputting a signal (HT).
제8항에 있어서, 1주기카운트설정부(130)는 입력되는 동기신호를 클럭으로 하여 데이타입력단으로 인가되는 입력의 펄스폭을 조정하여 출력하는 디플립플롭과, 이 디플립플롭의 비반전출력과 리세트신호(RESET)를 조합하여 카운터가 2주기마다 1번 카운터하도록 하는 앤드게이트로 구성된 것을 특징으로 하는 주파수카운터회로.10. The apparatus of claim 8, wherein the one cycle count setting unit 130 adjusts the pulse width of the input applied to the data input terminal using the input synchronization signal as a clock and outputs the non-inverted output of the flip-flop. And an AND gate in which a counter is counted once every two periods by combining and a reset signal (RESET).
제8항에 있어서, 주파수변화감지부(135)는 8비트전가산기(134)의 7비트출력과 인버터(13)를 통한 상기 8비트전가산기(134)의 자리올림(carry out)출력을 각기 입력받아 차이값을 구하는 7개의 익스클루시브 오아게이트(XOR3-XOR9)와, 이 익스클루시브 오아게이트(XOR3-XOR9)의 출력을 가산하는 오아게이트(OR1)와, 이 클럭에 따라 상기 오아게이트(OR1)의 출력을 데이타입력으로 하여 일정폭을 갖는 펄스를 출력하는 제8디플립플롭(DF8)과, 이 제8디플립플롭(DF8)의 출력에 따라 클럭을 공급 및 차단하여 제2래치부(132)의 홀드상태를 조절하는 앤드게이트(AD9)로 구성된 것을 특징으로 하는 주파수카운터회로.The frequency change detection unit (135) of claim 8, wherein the frequency change detection unit (135) outputs a 7-bit output of the 8-bit full adder (134) and a carry out output of the 8-bit full adder (134) through the inverter (13). 7 exclusive oragates (XOR3-XOR9) for receiving the difference value, an oragate (OR1) for adding the outputs of the exclusive oragate (XOR3-XOR9), and the oragate according to the clock. A second latch by supplying and blocking a clock according to the output of the eighth flip-flop DF8 for outputting a pulse having a predetermined width using the output of OR1 as a data input; A frequency counter circuit comprising an end gate AD9 for adjusting a hold state of the unit 132.
제8항에 있어서, 상기 익스클루시브 오아게이트(XOR3-XOR9)는 상기 제1래치부(132)와 제2래치부(133)의 출력값 차이가 1 또는 0일 경우에는 제2래치부(133)에 래치신호가 인가되지 못하게 하고, 2이상일 경우에만 제2래치부(133)에 제1래치부(132)의 출력이 래치되도록 한 것을 특징으로 하는 주파수카운터회로.10. The method of claim 8, wherein the exclusive orifice XOR3-XOR9 is the second latch portion 133 when the output value difference between the first latch portion 132 and the second latch portion 133 is 1 or 0. And the output of the first latch unit 132 is latched to the second latch unit 133 only when two or more latch signals are applied.
입력되는 8비트클럭(CK)을 1주기로 하여 카운트하는 8비트카운터(151)와, 이 8비트카운터(151)의 출력(Q'0-Q'6)과 주파수카운터의 출력(QO-Q6)값을 비교하여 두 값이 일치했을 경우에만 검출하는 카운트출력 비교부(152)와, 상기 8비트카운터(151)의 카운터값이 일주하는 주기에 맞추어 플립플롭을 특정값으로 절환하여주는 카운트상태절환부(153)와, 동기신호의 주파수에 의해 결정된 주파수카운터의 출력에 따라 듀티가 달라지도록 하는 듀티조정부(154)로 구성된 펄스발생회로.An 8-bit counter 151 that counts the input 8-bit clock CK as one cycle, an output (Q ' 0- Q' 6 ) of the 8-bit counter 151 and an output (QO-Q6) of the frequency counter. Count state comparison section 152 which compares values and detects only when the two values match and counts the flip-flop to a specific value in accordance with the cycle of the counter value of the 8-bit counter 151. And a duty adjusting section (154) for varying the duty according to the output of the frequency counter determined by the frequency of the synchronization signal.
제12항에 있어서, 카운트출력비교부(152)는 주파수카운터의 출력 및 클럭을 카운트하는 8비트카운터(151)의 출력을 입력받아 두 입력을 비교하는 익스클루시브 오아게이트(XR1-XR7)로 구성된 것을 특징으로 하는 펄스발생회로.The count output comparison unit 152 receives an output of a frequency counter and an output of an 8-bit counter 151 that counts a clock, and receives the output of the frequency counter. Pulse generation circuit, characterized in that configured.
제12항에 있어서, 카운트상태절환부(153)은 상기 8비트카운터(151)의 출력의 각 비트를 조합하여 정해진 특정값에 카운터가 도달하면 그 도달상태를 출력하는 노아게이트(NR1)와, 상기 카운트출력비교부(152)의 출력의 각 비트를 조합하여 출력상태를 검출하는 오아게이트(OR3)와, 상기 노아게이트(NR1) 및 오아게이트(OR3)의 출력을 각기 데이타입력단으로 입력받아 클럭에 따라 펄스폭을 조절하여 출력하는 제13, 14디플립플롭(DF13)(DF14)으로 구성된 것을 특징으로 하는 펄스발생회로.The count state switching unit 153 combines each bit of the output of the 8-bit counter 151 and outputs the arrival state when the counter reaches a predetermined value. The OA gate OR3 which detects an output state by combining each bit of the output of the count output comparator 152 and the outputs of the NOA gate NR1 and the OR gate OR3 are respectively input to a data input terminal and clocked. And a thirteenth and fourteenth flip-flop (DF13) (DF14) for adjusting and outputting the pulse width according to the pulse width.
제12항에 있어서, 듀티펄스조정부(154)는 상기 제14디플립플롭(DF14)의 출력과 리세트신호를 조합하여 인에이블신호와 디스에이블신호를 만들어 출력하는 앤드게이트(AD12)와, 이 앤드게이트(AD1)의 출력에 따라 펄스폭을 결정하여 듀티를 조정하도록 하는 제15디플립플롭(DF15)으로 구성된 것을 특징으로 하는 펄스발생회로.The duty pulse controller 154 of claim 12, wherein the duty pulse adjusting unit 154 combines the output of the fourteenth flip-flop DF14 and the reset signal to generate and output an enable signal and a disable signal, and And a fifteenth flip-flop (DF15) for determining the pulse width according to the output of the AND gate (AD1) to adjust the duty.
수평 및 수직동기극성신호(PH)(PV)와 수평 및 수직동기주파수의 변동체크신호(HT)(VT)를 각기 입력받아 수평 및 수직동기펄스의 변화를 감지하는 수평, 수직동기펄스변화감지부(201)와, 이 감지부(201)로부터 하나 이상의 변화신호가 있을때 화면뮤트신호를 발생하여 화면의 상태를 조절하는 상태조절부(202)와, 이 상태조절부(202)로부터 뮤트신호가 발생하면 그때부터 카운트를 행하여 특정값에 도달하면 이전상태로 되돌아가도록 하는 카운팅부(203)로 구성된 뮤트펄스발생회로.Horizontal and vertical synchronous signals that receive horizontal and vertical synchronous polarity signals (P H ) (P V ) and horizontal and vertical synchronous frequency change check signals (H T ) (V T ) respectively. A pulse change detection unit 201, a state control unit 202 for generating a screen mute signal when there is at least one change signal from the detection unit 201, and adjusting the state of the screen; and from the state control unit 202. A mute pulse generation circuit comprising a counting unit 203 which counts from that time when a mute signal is generated and returns to a previous state when a specific value is reached.
제16항에 있어서, 수평, 수직동기펄스변화감지부(201)는 클럭에 동기하여 데이타입력단으로 입력되는 수평, 수직동기극성신호(PH)(PV)의 변화를 감지하는 제19, 20디플립플롭(DF19)(DF20)과, 이 제19,20디플립플롭(DF19)(DF20)의 출력과 상기 수평, 수직동기극성신호(PH)(PV)를 각기 입력받아 변화신호를 검출해내는 익스클루시브 오아게이트(XR19)(XR20)와, 이 익스클루시브 오아게이트(XR19)(XR20)의 출력신호와 수평, 수직동기주파수의 변동체크신호(HT)(VT)를 각각 입력받고 그 신호들에 대하여 오아링하여 출력하는 오아게이트(OR16)로 구성된 것을 특징으로 하는 뮤트펄스발생회로.17. The apparatus of claim 16, wherein the horizontal and vertical synchronous pulse change detectors 201 detect the change of the horizontal and vertical synchronous polarity signals P H (P V ) input to the data input terminal in synchronization with a clock. A deflip-flop (DF19) (DF20), an output of the 19th and 20th flip-flop (DF19) (DF20), and the horizontal and vertical synchronous signals (P H ) (P V ), respectively, to receive a change signal. Exclusive oragate (XR19) (XR20) that detects and the output check signal of the exclusive oragate (XR19) (XR20) and the variable check signal (H T ) (V T ) of horizontal and vertical synchronization frequency A mute pulse generating circuit comprising an orifice (OR16) which is input to each and receives and outputs the signals.
제16항에 있어서, 상태조절부(202)는 상기 수평, 수직동기펄스변화감지부(201)의 변화감지출력에 따라 화면뮤트시간을 조절하여 화면뮤트신호를 출력하는 제21디플립플롭(DF21)과, 인버터(127)를 통한 4비트카운터(205)의 카운터출력에 따라 상기 제21디플립플롭(DF21)의 뮤트시간을 제어하는 앤드게이트(AD60)로 구성된 것을 특징으로 하는 뮤트펄스발생회로.17. The 21th flip-flop (DF21) for adjusting the screen mute time according to the change detection output of the horizontal and vertical synchronous pulse change detecting unit 201 to output a screen mute signal. And an AND gate AD60 for controlling the mute time of the twenty-first flip-flop DF21 according to the counter output of the 4-bit counter 205 through the inverter 127. .
동기신호의 상승에찌구간을 검출하여 카운트하는 제1단계와, 상기 제1단계에서 상승에찌구간이 검출되면 카운트시작하여 일정시간(T) 경과후 그 카운트된 클럭펄스의 레벨을 검출하는 제2단계와 상기 제2단계에서 그 레벨이 하이이면 클럭주파수는 네가티브로 판정하여 로우신호를 출력하고 그 레벨이 로우레벨이면 클럭주파수는 포지티브로 판정하여 하이신호를 출력하는 제3단계로 이루어짐을 특징으로 하는 모니터의 주파수판별방법.A first step of detecting and counting rising edge sections of the synchronization signal; and a second step of starting counting when the rising edge section is detected in the first step and detecting the level of the counted clock pulse after a predetermined time (T) has elapsed. And in the second step, if the level is high, the clock frequency is determined to be negative and outputs a low signal. If the level is low, the clock frequency is determined to be positive and outputs a high signal. How to determine the frequency of your monitor.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.