KR0155915B1 - Control signal generating circuit in a liquid crystal display circuit - Google Patents

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KR0155915B1 KR1019950038238A KR19950038238A KR0155915B1 KR 0155915 B1 KR0155915 B1 KR 0155915B1 KR 1019950038238 A KR1019950038238 A KR 1019950038238A KR 19950038238 A KR19950038238 A KR 19950038238A KR 0155915 B1 KR0155915 B1 KR 0155915B1
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Abstract

액정표시장치의 제어신호 발생회로를 공개한다. 액정표시장치의 두 게이트 드라이버를 구동하기 위한 제1 및 제2구동 시작신호를 발생시키기 위한 그 회로에 있어서,A control signal generation circuit of a liquid crystal display device is disclosed. In the circuit for generating first and second drive start signals for driving two gate drivers of a liquid crystal display device,

제1펄스신호를 발생하는 카운팅수단과, 수평등기 클럭신호에 동기시켜 상기 제1펄스신호를 1 수평주사기간 지연시킨 상기 제2펄스신호와, 2 수평주사기간 지연시킨 제3펄스신호를 각각 발생하는 신호지연수단과, 상기 제1 및 제2펄스신호의 상승 에지 사이에 수평동기 클럭신호의 상승 에지가 존재하는지의 여부를 검출하여 그 검출신호를 발생하는 위상검출수단과, 상기 위상검출수단으로부터의 검출신호에 따라 상기 제2펄스신호를 상기 제1구동시작신호로 공급하고 상기 제2 및 제3펄스신호중 어느 한 신호를 제2구동시작신호로 공급하는 신호선택수단을 구비한 것을 특징으로 한다. 본 발명에 의하면, 필드에 대한 구별이 없이도 비월주사 및 순차주사방식의 영상신호를 액정표시장치에 표시하도록 게이트 드라이버의 구동 시작신호를 발생시킬 수 있다는 잇점이 있다.Counting means for generating a first pulse signal, the second pulse signal for delaying the first pulse signal by one horizontal scanning period in synchronization with a horizontal registered clock signal, and a third pulse signal for delaying two horizontal scanning periods, respectively; Phase detection means for detecting whether a rising edge of the horizontal synchronous clock signal exists between the signal delay means and the rising edges of the first and second pulse signals, and generating the detection signal from the phase detection means. And a signal selecting means for supplying the second pulse signal as the first driving start signal and supplying any one of the second and third pulse signals as the second driving start signal in accordance with the detection signal of. . According to the present invention, there is an advantage in that the driving start signal of the gate driver can be generated to display the interlaced scanning and progressive scanning video signals on the liquid crystal display without discriminating the fields.

Description

액정표시장치의 제어신호 발생회로Control signal generation circuit of liquid crystal display

제1도는 액정표시장치의 일부 구성을 설명하기 위한 도면.1 is a view for explaining a part of the configuration of the liquid crystal display device.

제2도 내지 제3도는 제1도에 도시된 게이트 드라이버의 동작 파형도.2 to 3 are operational waveform diagrams of the gate driver shown in FIG.

제4도는 본 발명에 따른 액정표시장치의 제어신호 발생회로의 구성을 설명하기 위한 블록도.4 is a block diagram for explaining a configuration of a control signal generation circuit of the liquid crystal display device according to the present invention.

제5도는 신호 지연부에 대한 상세 회로도.5 is a detailed circuit diagram of the signal delay unit.

제6도는 위상 검출부에 대한 상세 회로도.6 is a detailed circuit diagram of the phase detector.

제7도는 신호 선택부에 대한 상세도.7 is a detailed view of a signal selector.

제8a도 내지 제8b도는 액정표시장치의 제어신호 발생회로의 동작 파형도.8A to 8B are operational waveform diagrams of a control signal generation circuit of the liquid crystal display device.

본 발명은 액정표시장치에 관한 것으로, 특히 필드 구분없이 비월 주사 방식의 영상신호를 액정표시장치에 구동할 수 있도록 제어신호를 발생하기 위한 액정표시장치의 제어신호 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a control signal generation circuit of a liquid crystal display device for generating a control signal to drive an interlaced scanning type video signal to a liquid crystal display device without field division.

일반적으로, 비월 주사 방식의 1 프레임(frame)의 영상 신호는 기수 필드(odd field)와 우수 필드(even field)로 구분이 된다. 이러한 필드는 영상신호의 수직 블랭킹 기간 동안의 등화 펄스와 수평동기신호와의 위상차를 이용하여 구별이 되며, 이를 위해 수직동기신호의 정확한 분리를 필요로 한다. 일반적인 수직동기신호의 분리는 복합동기신호로부터 저역통과 필터를 통해 동기신호의 적분을 행한 후에 일정 레벨 이상의 전압을 검출함으로서 이루어진다. 이러한 분리 과정에서 일정 시간의 지연이 생기고 이 지연시간은 동기 분리의 방법에 따라 달라질 수가 있다. 그리고 수직동기신호의 지연시간에 따라 기수 필드와 우수 필드가 서로 바뀔 수가 있다는 문제점이 있었다.In general, an image signal of one frame of the interlaced scanning method is divided into an odd field and an even field. These fields are distinguished by using the phase difference between the equalization pulse and the horizontal synchronization signal during the vertical blanking period of the video signal, which requires accurate separation of the vertical synchronization signal. In general, the vertical synchronous signal is separated by integrating the synchronous signal through the low pass filter from the composite synchronous signal and then detecting a voltage of a predetermined level or more. There is a certain amount of time delay in this separation process, and this delay time can vary depending on the method of synchronous separation. In addition, there is a problem that the odd field and the even field may be interchanged according to the delay time of the vertical synchronization signal.

따라서, 본 발명의 목적은 비월 주사 방식의 영상신호에 대해 기수 및 우수 필드의 구별이 없이도 디스플레이가 가능하도록 하는 액정표시장치의 제어신호 발생회로를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a control signal generating circuit of a liquid crystal display device which enables display without interlacing scan image signals without distinction between odd and even fields.

상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 두 게이트 드라이버를 구동하기 위한 제1 및 제2구동 시작신호를 발생시키기 위한 회로에 있어서,In the circuit for generating the first and second drive start signal for driving the two gate drivers of the liquid crystal display according to the present invention for achieving the above object of the present invention,

제1펄스신호를 발생하는 카운팅수단과,Counting means for generating a first pulse signal;

수평동기 클럭신호에 동기시켜 상기 제1펄스신호를 1 수평주사기간 지연시킨 상기 제2펄스신호와, 2 수평주사기간 지연시킨 제3펄스신호를 각각 발생하는 신호지연수단과,Signal delay means for generating the second pulse signal in which the first pulse signal is delayed by one horizontal scanning period in synchronization with a horizontal synchronous clock signal, and the third pulse signal by delaying the two horizontal scanning periods, respectively;

상기 제1 및 제2펄스신호의 상승 에지 사이에 수평동기 클럭신호의 상승 에지가 존재하는지의 여부를 검출하여 그 검출신호를 발생하는 위상검출수단, 및Phase detection means for detecting whether a rising edge of the horizontal synchronous clock signal exists between the rising edges of the first and second pulse signals, and generating the detection signal;

상기 위상검출수단으로부터의 검출신호에 따라 상기 제2펄스신호를 상기 제1구동시작신호로 공급하고 상기 제2 및 제3펄스신호중 어느 한 신호를 제2구동시작신호로 공급하는 신호선택수단을 구비한 것을 특징으로 한다.Signal selection means for supplying the second pulse signal as the first drive start signal and the one of the second and third pulse signals as a second drive start signal in accordance with the detection signal from the phase detection means. It is characterized by one.

이하, 첨부된 도면을 참조하여 본 발명에 따른 액정표시장치의 제어신호 발생회로의 실시예를 상세히 설명하고자 한다.Hereinafter, an embodiment of a control signal generation circuit of a liquid crystal display according to the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 이해를 돕기 위하여 액정디스플레이(Liquid Crystal Display: LCD)에 대하여 알아보기 위하여 제1도 내지 제3도를 참조하여 설명하면 다음과 같다.First, in order to help understand the present invention, a liquid crystal display (LCD) will be described with reference to FIGS. 1 to 3 as follows.

제1도는 LCD 패널(10)과, 홀수 라인을 구동하기 위한 게이트 드라이버(gate driver)(20)와, 짝수 라인을 구동하기 위한 게이트 드라이버(gate driver)(30)의 연결 상태를 보여준다.FIG. 1 shows a connection state between the LCD panel 10, a gate driver 20 for driving odd lines, and a gate driver 30 for driving even lines.

제2도는 제1도에 도시된 게이트 드라이버의 구동 시작 신호(STV1) 및 (STV2)가 동시에 발생시킨 경우의 동작 파형도를 도시한 것이며,FIG. 2 shows an operation waveform diagram when the driving start signals STV1 and STV2 of the gate driver shown in FIG. 1 are simultaneously generated.

①,② 라인이 먼저 출력되고 ③,④ 라인 계속해서 출력된다. 즉, 홀수 라인과 짝수 라인이 동시 출력된다.Lines ① and ② are output first, and lines ③ and ④ continue to be output. That is, odd lines and even lines are simultaneously output.

제3도는 구동 시작 신호 STV1이 STV2보다 1 클럭 앞서서 발생한 경우의 동작 파형도를 도시한 것으로, ① 라인이 먼저 출력되고, 이어서, ②, ③ 라인이 동시 구동되며, 계속해서 ④,⑤ 라인이 구동된다. 따라서, 구동 시작 신호 STV1 및 STV2의 타이밍 조절에 따라 구동 순서를 변경시킬 수 있음을 알 수 있다.3 shows an operation waveform diagram when the driving start signal STV1 occurs one clock ahead of STV2, in which ① lines are output first, and then ② and ③ lines are simultaneously driven, and ④ and ⑤ lines are driven. do. Therefore, it can be seen that the driving order can be changed according to the timing adjustment of the driving start signals STV1 and STV2.

제4도는 본 발명에 따른 액정표시장치의 제어신호 발생회로의 구성 블럭도를 도시한 것으로, 도면 부호 40은 카운터를, 50은 위상 검출부를, 60은 신호 지연부를, 70은 신호 선택부를 각각 나타낸다.4 is a block diagram of a control signal generation circuit of a liquid crystal display according to the present invention, where reference numeral 40 denotes a counter, 50 denotes a phase detection unit, 60 denotes a signal delay unit, and 70 denotes a signal selector. .

먼저, 카운터(40)는 수평 동기신호 H-Sync보다 2배의 주파수를 갖으며 인버터(41)에 의해 인버팅된 2H-Sync 신호의 하강 모서리에서 트리거되며, 수직 동기신호 V-Sync에 의해 카운팅값이 클리어된다. 이때, 카운터(40)의 출력신호 STVP0는 수직동기신호 V-Sync의 상승 혹은 하강모서리로부터 소정 카운팅값에 도달한 때까지 하이레벨을 갖는 펄스를 말하며, 디스플레이 시작점을 결정하며, 이 펄스의 위치에 따라 화면상의 상하 위치가 달라진다.First, the counter 40 has a frequency twice that of the horizontal synchronization signal H-Sync and is triggered at the falling edge of the 2H-Sync signal inverted by the inverter 41 and counted by the vertical synchronization signal V-Sync. The value is cleared. At this time, the output signal STVP0 of the counter 40 refers to a pulse having a high level until reaching a predetermined count value from the rising or falling edge of the vertical synchronization signal V-Sync, and determines the display start point, The upper and lower positions of the screen change accordingly.

위상 검출부(50)는 STVP0신호와 STVP1신호의 각 상승 에지 사이에 수평동기 클럭신호(H-CLK)의 상승 에지가 있는지 여부를 검출하고, 그 검출 결과에 따라서 검출신호(INDEX)를 발생한다.The phase detector 50 detects whether there is a rising edge of the horizontal synchronization clock signal H-CLK between each rising edge of the STVP0 signal and the STVP1 signal, and generates a detection signal INDEX according to the detection result.

신호 지연부(60)는 STVP0신호를 수평동기 클럭신호(H-CLK)의 하강 모서리에서 트리거되며 1H(수평주사기간) 지연된 STVP1신호와, 2H 지연된 STVP2신호를 발생한다.The signal delay unit 60 triggers the STVP0 signal at the falling edge of the horizontal synchronous clock signal H-CLK and generates the STVP1 signal delayed by 1H (horizontal scanning period) and the STVP2 signal delayed by 2H.

신호 선택부(70)는 상기 INDEX신호에 따라 STVP1와 STVP2신호중 하나를 선택하여 STV2신호로 출력한다. 이때, STV1신호는 STVP1신호와 동일한 신호이다.The signal selector 70 selects one of the STVP1 and STVP2 signals according to the INDEX signal and outputs the STV2 signal. At this time, the STV1 signal is the same signal as the STVP1 signal.

제5도는 제4도에 도시된 신호 지연부(60)에 대한 상세 회로도를 도시한 것으로, 도면 부호 IN1은 인버터를, F1 및 F2는 D 플립플롭을 각각 나타낸다.FIG. 5 shows a detailed circuit diagram of the signal delay unit 60 shown in FIG. 4, where IN1 denotes an inverter and F1 and F2 denote D flip-flops, respectively.

인버터(IN1)은 수평동기 클럭신호(H-CLK)를 인버팅시키며, D 플립플롭(F1)은 STVP0 신호를 D 입력단자에, 인버팅된 수평동기 클럭신호(H-CLK)를 클럭단자에 각각 입력받아 1H 지연된 STVP1 신호를 발생하며, D 플립플롭(F2)는 STVP1 신호를 D 입력단자에, 인버팅된The inverter IN1 inverts the horizontal synchronous clock signal H-CLK, and the D flip-flop F1 sends the STVP0 signal to the D input terminal and the inverted horizontal synchronous clock signal H-CLK to the clock terminal. Each of them receives a 1H delayed STVP1 signal, and the D flip-flop (F2) inverts the STVP1 signal to the D input terminal.

수평동기 클럭신호(H-CLK)를 클럭단자에 각각 입력받아 STVP0보다 2H 지연된 STVP2신호를 발생한다.The horizontal synchronization clock signal (H-CLK) is input to the clock terminal, respectively, and generates a STVP2 signal delayed by 2H from STVP0.

제6도는 제4도에 도시된 위상 검출부(50)에 대한 상세 회로도를 도시한 것으로, 도면 부호 IN2는 인버터를, AND는 논리곱 논리게이트를, F3, F4 및 F5는 D 플립플롭을 각각 나타낸다.FIG. 6 shows a detailed circuit diagram of the phase detector 50 shown in FIG. 4, where IN2 denotes an inverter, AND denotes an AND logic gate, and F3, F4, and F5 denote D flip-flops, respectively. .

인버터(IN2)는 STVP1 신호를 인버팅시키며, 논리곱 논리게이트(AND)는 STVP0신호와 인버팅된 STVP1 신호를 논리곱 연산한다.The inverter IN2 inverts the STVP1 signal, and the AND logic gate AND performs an AND operation on the STVP1 signal and the inverted STVP1 signal.

D 플립플롭(F3)은 논리곱 논리게이트(AND)의 출력신호를 D 입력단자에, 수평동기 클럭신호(H-CLK)를 클럭단자에 입력받는다.The D flip-flop F3 receives the output signal of the AND logic gate AND at the D input terminal and the horizontal synchronous clock signal H-CLK at the clock terminal.

D 플립플롭(F4)은 전원전압(Vcc)를 D 입력단자로, D 플립플롭(F3)의 출력신호를 클럭단자에, 수직 동기신호(V-Sync)를 클리어 단자에 각각 입력 받는다.The D flip-flop F4 receives the power supply voltage Vcc as the D input terminal, the output signal of the D flip-flop F3 as the clock terminal, and the vertical synchronization signal V-Sync as the clear terminal.

D 플립플롭(F5)은 D 플립플롭(F4)의 출력신호를 D 입력단자에, 4H-CLK신호를 클넉단자(CLK)에, STVP0신호를 인에이블 단자(ENABLE)에 입력받으며, INDEX신호를 발생한다. 이때, 4H-CLK신호는 수평동기 클럭신호(H-CLK)보다 4배의 주파수를 갖는 신호를 말한다.The D flip-flop F5 receives the output signal of the D flip-flop F4 at the D input terminal, the 4H-CLK signal at the larger terminal CLK, the STVP0 signal at the enable terminal ENABLE, and receives the INDEX signal. Occurs. At this time, the 4H-CLK signal refers to a signal having a frequency four times greater than the horizontal synchronous clock signal H-CLK.

제7도는 제4도에 도시된 신호 선택부(70)에 대한 상세도를 도시한 것이다.FIG. 7 shows a detailed view of the signal selector 70 shown in FIG.

신호 선택부(70)는 위상 검출부(50)로부터의 INDEX신호에 따라 STVP1 및 STVP2 신호중 어느 한 신호가 선택되어 STV2신호로서 출력된다.The signal selector 70 selects one of the STVP1 and STVP2 signals according to the INDEX signal from the phase detector 50 and outputs the STV2 signal.

제8a도 및 제8b도를 참조하여 상기 구성에 따른 동작을 살펴보면 다음과 같다.Referring to FIGS. 8A and 8B, operation according to the above configuration will be described.

제8a도 및 제8b도는 기수필드에서의 STVP0이 상승모서리의 위치가 1 수평기간내의 영상신호의 후반부 혹은 전반부에 존재할때의 동작 파형이 달라짐을 보여준다.8A and 8B show that when the position of the rising edge of the STVP0 in the radix field is present in the second half or the first half of the video signal within one horizontal period, the operation waveform is different.

먼저, 제8a도에 도시된 바와 같이 STVP0신호의 상승 모서리가 기수 필드에서 1 수평기간 영상신호의 후반부에 존재할 경우, 비월주사 영상신호에서 다음 필드인 우수 필드의 경우에는 STVP0의 상승 모서리가 1 수평기간 영상신호의 전반부에 존재함을 알 수 있다. 이때, 신호지연부(60)는 수평동기 클럭신호(H-CLK)의 하강 모서리에서 STVP1 신호를발생시키며, 그 다음 수평동기 클럭신호(H-CLK)의 하강 모서리에서 STVP2 신호를 발생시킨다. 이때, 기수필드에서 STVP0 신호와 STVP1 신호의 지연시간 사이에 수평동기 클럭신호(H-CLK)의 상승 모서리가 존재하므로 STV2 신호는 STV1 신호와 동일 신호가 된다. 그리고 다음 필드인 우수 필드에서는 STVP0 신호와 STVP1 신호의 지연시간 사이에 수평동기 클럭신호(H-CLK)의 상승 모서리가 존재하지 않으므로 STV2 신호는 STV1 신호의 1H 지연된 신호가 된다.First, as shown in FIG. 8A, when the rising edge of the STVP0 signal is present in the second half of the horizontal signal in the radix field, the rising edge of STVP0 is horizontal in the case of the even field which is the next field in the interlaced video signal. It can be seen that it exists in the first half of the period video signal. At this time, the signal delay unit 60 generates the STVP1 signal at the falling edge of the horizontal synchronous clock signal H-CLK, and then generates the STVP2 signal at the falling edge of the horizontal synchronous clock signal H-CLK. At this time, since the rising edge of the horizontal synchronization clock signal H-CLK exists between the delay time of the STVP0 signal and the STVP1 signal in the radix field, the STV2 signal becomes the same signal as the STV1 signal. In the even field, which is the next field, since the rising edge of the horizontal synchronization clock signal H-CLK does not exist between the delay time of the STVP0 signal and the STVP1 signal, the STV2 signal becomes the 1H delayed signal of the STV1 signal.

제8b도는 제8a도에서 STVP0 신호가 H/2 위상 지연되어 발생한 경우의 동작 타이밍도이다.FIG. 8B is an operation timing diagram when the STVP0 signal is delayed by H / 2 phase in FIG. 8A.

이상에서 살펴본 바와 같이 본 발명은 필드에 대한 구별이 없이도 비월주사 및 순차주사방식의 영상신호를 액정표시장치에 표시하도록 게이트 드라이버의 구동 시작신호를 발생시킬 수 있다는 잇점이 있다.As described above, the present invention has an advantage in that the driving start signal of the gate driver can be generated to display the interlaced and progressive scan image signals on the liquid crystal display without distinguishing the fields.

Claims (3)

수평동기신호 및 수직동기신호로부터 액정표시장치의 두 게이트 드라이버를 구동하기 위한 제1 및 제2구동 시작신호를 발생시키기 위한 회로에 있어서, 디스플레이 시작시점을 결정하며, 수직동기신호의 상승 또는 하강 에지로부터 소정 커운팅값에 도달한 때꺼지 하이 및 로우 중 어느 하나의 레벨을 갖는 제1펄스신호를 발생하는 카운팅수단; 수평동기 클럭신호에 동기시켜 상기 제1펄스신호를 1 수평주사기간 지연시킨 상기 제2펄스신호와, 2 수평주사기간 지연시킨 제3펄스신호를 각각 발생하는 신호지연수단; 상기 제1 및 제2펄스신호의 상승 에지 사이에서 수평동기 클럭신호의 상승 에지를 검출하여 그 검출신호를 발생하는 위상검출수단; 및 상기 위상검출수단으로부터의 검출신호에 따라 상기 제2펄스신호를 상기 제1구동시작신호로 공급하고 상기 제2 및 제3펄스신호중 어느 한 신호를 제2구동시작신호로 공급하는 신호선택수단을 구비한 것을 특징으로 하는 액정표시장치의 제어신호 발생회로.A circuit for generating first and second drive start signals for driving two gate drivers of a liquid crystal display from a horizontal synchronous signal and a vertical synchronous signal, wherein the start point of the display is determined and the rising or falling edge of the vertical synchronous signal is determined. Counting means for generating a first pulse signal having any one of a high level and a low level when the predetermined counting value from? Signal delay means for generating each of the second pulse signal delayed by the first pulse signal by one horizontal scanning period and the third pulse signal delayed by two horizontal scan periods in synchronization with a horizontal synchronous clock signal; Phase detection means for detecting a rising edge of the horizontal synchronous clock signal between the rising edges of the first and second pulse signals and generating the detection signal; And signal selection means for supplying the second pulse signal as the first drive start signal and the one of the second and third pulse signals as a second drive start signal in accordance with the detection signal from the phase detection means. And a control signal generation circuit of the liquid crystal display device. 제1항에 있어서, 상기 신호지연수단은 상기 제1펄스신호를 인버팅된 상기 수평동기 클럭신호에 동기시켜 상기 제2펄스신호를 출력하는 제1플립플롭; 및 상기 제2펄스신호를 인버팅된 상기 수평동기 클럭신호에 동기시켜 상기 제3펄스신호를 출력하는 제2플립플롭을 구비한 것을 특징으로 하는 액정표시장치의 제어신호 발생회로.2. The apparatus of claim 1, wherein the signal delay unit comprises: a first flip-flop configured to output the second pulse signal by synchronizing the first pulse signal with the inverted horizontal synchronous clock signal; And a second flip-flop for outputting the third pulse signal by synchronizing the second pulse signal with the inverted horizontal synchronous clock signal. 제1항에 있어서, 상기 위상검출수단은 상기 제1펄스신호와 인버팅된 상기 제2펄스신호를 논리곱 연산하는 논리곱 연산수단; 상기 논리곱 연산수단을 통해 입력되는 논리곱 연산된 신호를 상기 수평동기 클럭신호에 동기시켜 출력하는 제3플립플롭; 디지탈적 하이레벨 신호를 상기 제3플립플롭의 출력신호에 동기시켜 출력하고 수직 동기신호에 따라 클리어되는 제4플립플롭; 및 상기 제4플립플롭의 출력신호를 상기 수평동기 클럭신호보다 4배의 주파수를 갖는 신호에 따라 동기시켜 상기 검출신호로 출력하고 상기 제1펄스신호에 따라 상기 검출신호의 인에이블시키는 제5플립플롭을 구비한 것을 특징으로 하는 액정표시장치의 제어신호 발생회로.2. The apparatus of claim 1, wherein the phase detection means comprises: logical AND operation means for performing an AND operation on the second pulse signal inverted with the first pulse signal; A third flip-flop configured to output the logically calculated signal inputted through the logical product calculating means in synchronization with the horizontal synchronous clock signal; A fourth flip-flop that is output in synchronization with the output signal of the third flip-flop and cleared according to a vertical synchronizing signal; And a fifth flip for synchronizing the output signal of the fourth flip flop according to a signal having a frequency four times the horizontal synchronous clock signal and outputting the detected signal and enabling the detection signal according to the first pulse signal. A control signal generation circuit of a liquid crystal display device, characterized by having a flop.
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