Claims (4)
동기신호의 지연의 기준이 되는 가장 짧은 동기신호(MS)를 입력받아 그 에지를 검출하는 에지 검출부(10)와, 상기 에지 검출부(10)에 의해 검출된 신호로부터 지연시간(X)을 기본 펄스폭 시간(S)으로 나눈 나머지(R)만큼의 지연량을 카운트하여 래치(40)의 인에이블 신호(R_CAR)로 출력하는 R-다운 카운터(20)와, 지연시간(X)을 기본 펄스폭 시간(S)으로 나는 몫(N)에 의해 기본 펄스폭 시간(S)의 (N-1)배 만큼의 지연신호를 얻기 위하여 카운트를 하는 N-다운 카운터부(30)와, 상기 N-다운 카운터부(30)로부터 출력되는 래치 인에이블 신호(TUPPLE, UTPO)를 입력받아 입력신호를 후단의 래치로 단계적으로 출력하는 래치(L1∼Ln)로 구성된 것을 특징으로 하는 동기신호 지연회로.The edge detection unit 10 which receives the shortest synchronization signal MS, which is a reference for the delay of the synchronization signal, detects the edge thereof, and delays the delay time X from the signal detected by the edge detection unit 10 as a basic pulse. R-down counter 20 which counts the amount of delay divided by the width time S divided by the remaining R and outputs the enable signal R_CAR of the latch 40, and delay time X as the basic pulse width. An N-down counter section 30 which counts to obtain a delay signal equal to (N-1) times the basic pulse width time S by the quotient N flying by the time S, and the N-down And a latch (L 1 to L n ) for receiving the latch enable signals (TUPPLE and UTPO) output from the counter unit (30) and outputting the input signal stepwise to the latches at the rear stage.
제 1 항에 있어서, 상기 R-다운 카운터(20)는 그 입력단(A∼H)으로 지연에 기준이 되는 초기 지연 데이타를 입력받고 클럭(CLOCK)에 따라서 다운 카운트를 하여 카운트가 모두 끝났을때 캐리신호(RCAR)를 발생시키도록 구성된 것을 특징으로 하는 동기신호 지연회로.2. The R-down counter 20 receives the initial delay data, which is a reference for the delay, from the input terminals A to H and performs a down count according to the clock CLOCK to carry the count when the count is finished. And a signal delay circuit configured to generate a signal RCAR.
제 1 항에 있어서, 상기 N-다은 카운터부(30)는 N-다운 카운터(31)의 입력단(A∼H)으로 다운 카운트의 초기 데이타를 입력받고 지정된 값을 모두 카운트하였을 때 캐리(TUPPLE, TUPO)를 발생시켜 상기 래치(L1∼Ln)에 대한 래치 인에이블 신호로 인가시키도록 구성된 것을 특징으로 하는 동기신호 지연회로.2. The N-Day counter unit 30, when receiving the initial data of the down count to the input terminal (A-H) of the N-down counter 31 and counts all the specified value carry (TUPPLE, And a TUPO to generate a latch enable signal for the latches L 1 to L n .
제 1 항에 있어서, 상기 에지 검출부(10)는 플립플롭(FF10, FF11)에 동기신호(MS, FS)가 각기 인가되고 플립플롭(FF10, FF11)의 출력(Q)과 상기 동기신호(MS, FS)가 각기 배타적 오아 게이트(XOR10, XOR11)에 입력되고 그 출력이 앤드 게이트(AND10)에서 조합되도록 구성된 것을 특징으로 하는 동기신호 지연회로.2. The edge detector 10 of claim 1, wherein the edge detection unit 10 is applied with the synchronization signals MS and FS to the flip-flops FF10 and FF11, respectively, and the output Q and the synchronization signal MS of the flip-flops FF10 and FF11. And FS are respectively input to exclusive OR gates (XOR10, XOR11) and their outputs are combined at AND gate (AND10).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.