KR940017210A - 플립-플롭(Flip-Flop)회로를 이용한 출력 인에이블 제어회로(Output Enable Control Circuit) - Google Patents
플립-플롭(Flip-Flop)회로를 이용한 출력 인에이블 제어회로(Output Enable Control Circuit) Download PDFInfo
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Abstract
본 발명은 플립-플롭 회로를 이용한 출력 인에이블 제어 회로에 관한 것으로, 어드레스 신호가 입력되는 어드레스 버퍼(1)와, 상기 어드레스 버퍼(1) 출력 신호가 입력되는 X-프리디코더(Predec-oder)(2)와 Y-프리디코더(5)와, 상기 X-프리디코더(2)의 출력 신호가 입력되는 X-디코더(Decoder)(3)와, 상기 X-디코더(3)의 출력 신호가 입력되는 메모리 셀 배열(4)과, 상기 메모리 셀 배열(4)과 연결되고 Y-프리디코더(5)의 출력 신호가 입력되는 Y-디코더(6)와, 상기 어드레서 버퍼(1) 출력 신호가 입력되는 ATD 펄스 발생 회로(7)와, 상기 ATD 펄스 발생회로(7)에서 발생된 ATD 펄스가 입력되는 EQ 펄스 발생회로(8)와, 상기 EQ 펄스 발생회로(8)에서 발생된 EQ 펄스가 입력되는 세트 펄스 발생 회로(9)와, 상기 세트 펄스 발생회로(9)에서 발생된 세트펄스와 ATD 펄스 발생 회로(7)에서 발생된 ATD 펄스가 입력되는 SR 플립-플롭 회로(10)와, 상기 Y-디코더(6)와 연결되고 EQ 펄스 신호가 입력되는 다수의 감지 증폭기(11)와, 상기 다수의 감지 증폭기(11)에 1대 1로 연결되고 SR 플립-플롭 회로(10)의 출력 신호인 출력 인에이블 펄스가 첫번째 출력 버퍼에서 마지막 출력 버퍼까지 약간씩 지연되어 입력되는 출력 버퍼(12)로 이루어지는 것을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 타이밍 챠트, 제3도는 본 발명에 따른 블럭 다이어그램(Black Digram), 제4도 SR플립-플롭 회로도.
Claims (5)
- 출력 인에이블 제어 회로에 있어서, 어드레스 신호가 입력되는 어드레스 버퍼(1)와, 상기 어드레스 버퍼(1) 출력 신호가 입력되는 X-프리디코더(Predecoder)(2)와 Y-프리디코더(5)와, 상기 X-프리디코더(2)의 출력 신호가 입력되는 X-디코더(Decoder)(3)와, 상기 X-디코더(3)의 출력 신호가 입력되는 메모리 셀 배열(4)과, 상기 메모리 셀 배열(4)과 연결되고 Y-프리디코더(5)의 출력 신호가 입력되는 Y-디코더(6)와, 상기 어드레서 버퍼(1) 출력 신호가 입력되는 ATD 펄스 발생회로(7)와, 상기 ATD 펄스 발생회로(7)에서 발생된 ATD 펄스가 입력되는 EQ 펄스 발생회로(8)와, 상기 EQ 펄스 발생회로(8)에서 발생된 EQ 펄스가 입력되는 세트 펄스 발생 회로(9)와, 상기 세트 펄스 발생회로(9)에서 발생된 세트펄스와 ATD 펄스 발생 회로(7)에서 발생된 ATD 펄스가 입력되는 SR 플립-플롭 회로(10)와, 상기 Y-디코더(6)와 연결되고 EQ 펄스 신호가 입력되는 다수의 감지 증폭기(11)와, 상기 다수의 감지 증폭기(11)에 1대 1로 연결되고 SR 플립-플롭 회로(10)의 출력 신호인 출력 인에이블 펄스가 첫번째 출력 버퍼에서 마지막 출력 버퍼까지 약간씩 지연되어 입력되는 출력 버퍼(12)로 이루어지는 것을 특징으로 하는 출력 인에이블 제어 회로.
- 제1항에 있어서, 상기 ATD 펄스 발생 회로(7)가 어드레스 전이를 감지하여 ATD 펄스를 발생시키는 것을 특징으로 하는 출력 인에이블 제어 회로.
- 제1항에 있어서, 상기 세트 펄스 발생회로(9)가 EQ펄스가 입력되고 선택된 셀 상태와 위치에 따라 감지되는 감지 증폭기 출력이 최악 타이밍일때 세트 펄스를 발생시키는 것을 특징으로 하는 출력 인에이블 제어 회로.
- 제1항에 있어서, 상기 SR 플립-플롭 회로(10)가 ATD 펄스에 의하여 리세트되어 출력 신호가 로우가 되고, 세트 펄스에 의하여 세트되어 출력 신호가 하이가 되고, 칩이 대기 상태일때는 출력 신호가 로우가 되는 출력 인에이블 펄스를 발생하는 것을 특징으로 하는 출력 인에이블 제어 회로.
- 제1항에 있어서, 상기 출력 버퍼(12)가 출력 인에이블 펄스에 의하여 제어되고, 메모리 셀 출력 신호가 센싱되어 입력되고, 신호를 칩 밖으로 출력하는 다수의 출력 버퍼로 이루어진 것을 특징으로 하는 출력 인에이블 제어 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027372A KR100242473B1 (ko) | 1992-12-31 | 1992-12-31 | 플립-플롭 회로를 이용한 출력 인에이블 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027372A KR100242473B1 (ko) | 1992-12-31 | 1992-12-31 | 플립-플롭 회로를 이용한 출력 인에이블 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940017210A true KR940017210A (ko) | 1994-07-26 |
| KR100242473B1 KR100242473B1 (ko) | 2000-02-01 |
Family
ID=19348535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920027372A KR100242473B1 (ko) | 1992-12-31 | 1992-12-31 | 플립-플롭 회로를 이용한 출력 인에이블 제어회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100242473B1 (ko) |
-
1992
- 1992-12-31 KR KR1019920027372A patent/KR100242473B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100242473B1 (ko) | 2000-02-01 |
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