Claims (4)
소정의 데이타를 저장하는 메모리 쎌을 다수개로 가지는 주기억군과, 상기 주기억군내의 임의의 메모리 쎌에 결함이 발생시에 이를 대치하기 위한 보조기억군과, 상기 결함이 발생시에 상기 보조기억군을 구동하는 리던던시 회로를 적어도 포함하는 반도체 메모리 장치에 있어서, 소정의 공급전원에 연결되고 소정의 제어신호에 의해 동작되는 스위칭수단과 상기 스위칭수단에 연결되고 소정의 어드레스에 연결된 다수개의 퓨우즈로 이루어지는 퓨우즈박스를 적어도 구비하고, 상기 퓨우즈박스가 상기 결함이 발생된 메모리 쎌의 정보를 가지고 입력되는 어드레스가 입력될 시에만 인에이블됨을 특징으로 하는 리던던시회로.A main memory group having a plurality of memory chips for storing predetermined data, an auxiliary memory group for replacing a defective memory chip within the main memory group when a defect occurs, and driving the auxiliary memory group when the defect occurs. A semiconductor memory device including at least a redundancy circuit, comprising: a fuse box comprising switching means connected to a predetermined power supply and operated by a predetermined control signal, and a plurality of fuses connected to the switching means and connected to a predetermined address; And at least one of the fuse boxes is enabled only when an address inputted with the information of the memory cell in which the defect is generated is input.
제1항에 있어서, 상기 스위칭수단이, 칩 외부에서 공급되는 로우어드레스 스트로우신호의 입력에 동기되어 칩 내부에서 발생되는 퓨우즈박스 프리차아지클럭과, 상기 프리차아지 클럭에 의해 제어되어 제1전원을 공급하는 풀엎트랜지스터와, 상기 풀엎트랜지스터와 소정의 충전노드 사이에 연결되어 퓨우즈박스의 리던던시동작을 결정하는 마스터퓨우즈와, 상기 프리차아지 클럭에 의해 제어되어 상기 충전노드의 전압을 풀다운시키기 위한 제1풀다운 트랜지스터와, 상기 충전노드에 입력단자가 접속되는 제1인버터와, 상기 제1인버터에 의해 제어되어 상기충전노드의 전압을 풀다운시키기 위한 제2풀다운 트랜지스터와, 상기 제1인버터의 출력단에 입력단자가 접속된 제2인버터와, 상기 제1인버터 및 제2인버터의 출력단에 의해 각각 제어되는 스위칭소자로 구성됨을 특징으로 하는 리던던시회로.The method of claim 1, wherein the switching means is controlled by a fuse box precharge clock generated inside the chip in synchronization with the input of the low address straw signal supplied from the outside of the chip, and controlled by the precharge clock. A pull-up transistor for supplying power, a master fuse connected between the pull-up transistor and a predetermined charging node to determine redundancy operation of a fuse box, and controlled by the precharge clock to pull down the voltage of the charging node. A first pull-down transistor, a first inverter connected to an input terminal of the charging node, a second pull-down transistor controlled by the first inverter to pull down the voltage of the charging node, and a first pull-down transistor of the first inverter. Switching controlled by a second inverter having an input terminal connected to an output terminal and an output terminal of the first inverter and the second inverter, respectively. Redundancy circuit, characterized in that consisting of elements.
소정의 데이타를 저장하는 메모리 쎌을 다수개로 가지는 주기억군과, 상기 주기억군내의 임의의 메모리 쎌에 결함이 발생시에 이를 대치하기 위한 보조기억군과, 상기 결함이 발생시에 상기 보조기억군을 구동하는 리던던시 회로를 적어도 포함하는 반도체 메모리 장치에 있어서, 상기 리던던시회로가, 소정의 공급전원에 연결되고 소정의 제어신호에 의해 동작되는 스위칭수단과, 상기 스위칭수단으로부터 상기 공급전원을 공급받고 리던던시 동작시 상기 결함이 발샐한 메모리쎌에 정보를 가지는 입력되는 어드레스의 입력에 따라 소정의 절단동작을 가지는 다수개의 퓨우즈와 상기 다수개의 퓨우즈 각각에 연결되는 트랜스퍼게이트로 이루어지는 트랜스퍼부와, 상기 트랜스퍼부의 출력신호에 연결된 로직수단으로서의 출력단을 적어도 구비함을 특징으로 하는 퓨우즈박스.A main memory group having a plurality of memory chips for storing predetermined data, an auxiliary memory group for replacing a defective memory chip within the main memory group when a defect occurs, and driving the auxiliary memory group when the defect occurs. 10. A semiconductor memory device comprising at least a redundancy circuit, the redundancy circuit comprising: switching means connected to a predetermined supply power source and operated by a predetermined control signal; A transfer unit comprising a plurality of fuses having a predetermined cutting operation and a transfer gate connected to each of the plurality of fuses in accordance with an input of an address input having information on a memory cell having a defect, and an output signal of the transfer unit At least an output end as logic means connected to the Fuse box in the gong.
제3항에 있어서, 상기 스위칭수단이, 칩 외부에서 공급되는 로우어드레스 스트로우신호의 입력에 동기되어 칩 내부에서 발생되는 퓨우즈박스 프리차아지클럭과, 상기 프리차아지 클럭에 의해 제어되어 제1전원을 공급하는 풀엎트랜지스터와, 상기 풀엎트랜지스터와 소정의 충전노드 사이에 연결되어 퓨우즈박스의 리던던시동작을 결정하는 마스터퓨우즈와, 상기 프리차아지 클럭에 의해 제어되어 상기 충전노드의 전압을 풀다운시키기 위한 제1풀다운 트랜지스터와, 상기 충전노드에 입력단자가 접속되는 제1인버터와, 상기 제1인버터에 의해 제어되어 상기 충전노드의 전압을 풀다운시키기 위한 제2풀다운 트랜지스터와, 상기 제1인버터의 출력단에 입력단자가 접속된 제2인버터와, 상기 제1인버터 및 제2인버터의 출력단에 의해 각각 제어되는 스위칭소자로 구성됨을 특징으로 하는 퓨유즈박스.The method of claim 3, wherein the switching means is controlled by a fuse box precharge clock generated inside the chip in synchronization with the input of the low address straw signal supplied from the outside of the chip, and controlled by the precharge clock. A pull-up transistor for supplying power, a master fuse connected between the pull-up transistor and a predetermined charging node to determine redundancy operation of a fuse box, and controlled by the precharge clock to pull down the voltage of the charging node. A first pull-down transistor, a first inverter connected to an input terminal of the charging node, a second pull-down transistor controlled by the first inverter to pull down the voltage of the charging node, and a first pull-down transistor of the first inverter. A switch controlled by a second inverter having an input terminal connected to an output terminal and an output terminal of the first inverter and the second inverter, respectively Pugh USE box, characterized by consisting of a device.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.