KR20010004536A - Auto redundancy circuit - Google Patents
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Abstract
Description
본 발명은 리던던시(Redundancy) 회로에 관한 것으로, 보다 상세하게는 리던던시 퓨즈(fuse) 하나로 로오(ROW) 리던던시와 컬럼(Column) 리던던시를 모두 사용할 수 있도록 한 자동 리던던시 회로에 관한 것이다.The present invention relates to a redundancy circuit, and more particularly, to an automatic redundancy circuit that enables the use of both ROW redundancy and column redundancy with a single redundancy fuse.
일반적으로, 로오(컬럼) 리던던시 회로는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면 결함 셀이 접속된 워드 라인(비트 라인)을 여분의 스페어(spare) 워드 라인(비트 라인)으로 대체하여 결함을 보상해 주는 장치로, 결함이 발생한 셀을 선택하는 어드레스가 소자의 내부로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고, 대신 리던던시 회로가 동작하여 리페어된 셀이 접속된 워드 라인(비트 라인)을 인에이블시킴으로써 상기 로오(컬럼) 리던던시 동작이 이루어 지게 된다.In general, a low-frequency redundancy circuit replaces a word line (bit line) to which a defective cell is connected with an extra spare word line (bit line) when a defect occurs in any cell in the cell array. A device that compensates for defects. When an address for selecting a defective cell is applied to the inside of a device, a normal path for selecting a defective cell is broken, and instead, a redundancy circuit operates to connect a repaired cell to a word line (bit). By enabling the ROH (column) redundancy operation is made.
그런데, 이와 같이 구성된 종래의 리던던시 퓨즈 회로에 있어서는, 매트릭스(matrix) 형태로 구성된 메모리 소자에서 로오 리던던시 또는 컬럼 리던던시 중 하나만을 담당하여 리페어를 수행하도록 되어 있어서 서로 교환하여 사용하는 것이 불가능하였다. 즉, 로오 리던던시와 컬럼 리던던시는 각각 독립된 구조로 동작하도록 되어 있어서 컬럼 리던던시 퓨즈를 이용하여 로오 리던던시를 사용한다거나 반대로 로오 리던던시를 이용하여 컬럼 리던던시를 사용하는 일은 할 수 없었다. 그 결과, 컬럼 리던던시 퓨즈가 모두 사용된 경우 로오 리던던시 퓨즈가 사용되지 않은 채로 남아있더라도 이를 컬럼 리페어에 이용할 수 없었다. 그 반대의 경우로, 로오 리던던시 퓨즈가 모두 사용된 경우 컬럼 리던던시 퓨즈가 사용되지 않은 채로 남아있더라도 이를 로오 리페어에 이용할 수 없었다. 따라서, 종래의 리던던시 퓨즈 회로는 로오 리던던시 회로와 컬럼 리던던시 회로를 각각 따로 구성함으로써 래이아웃 면적을 그 만큼 차지하게 되고 리던던시 효율을 저하시키는 문제점이 있었다.However, in the conventional redundancy fuse circuit configured as described above, it is impossible to use the redundancy fuse in a matrix form to perform repairs by performing only one of the redundancy and the column redundancy. That is, since the redundancy and the column redundancy are to operate in independent structures, it is not possible to use the row redundancy by using the column redundancy fuse or the column redundancy by using the redundancy. As a result, if all of the column redundancy fuses were used, they could not be used for column repair even though the low redundancy fuses were left unused. On the contrary, if all of the row redundancy fuses were used, they could not be used for the row repair even if the column redundancy fuses were left unused. Therefore, the conventional redundancy fuse circuit has a problem in that the redundancy circuit and the column redundancy circuit are separately configured to occupy the layout area by that amount and reduce the redundancy efficiency.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 외부에서 입력되는 주소 정보 외에 이 주소가 로오 액티브 시의 로오 주소인지 컬럼 액티브 시의 컬럼 주소인지를 나타내는 정보를 추가로 받아들일 수 있게 하여 하나의 퓨즈로 로오 리던던시와 컬럼 리던던시를 모두 사용할 수 있도록 한 자동 리던던시 회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to receive information indicating whether the address is a row address at the time of a row active or a column address at the time of a column active in addition to the address information input from the outside. It is intended to provide an automatic redundancy circuit that allows the use of both fuse and column redundancy with one fuse.
도 1은 본 발명의 제 1실시예에 의한 자동 리던던시 회로도1 is an automatic redundancy circuit diagram according to a first embodiment of the present invention.
도 2는 제 1실시예에 의한 동작 타이밍도2 is an operation timing diagram according to the first embodiment
도 3은 본 발명의 제 2실시예에 의한 자동 리던던시 회로도3 is an automatic redundancy circuit diagram according to a second embodiment of the present invention.
도 4는 제 2실시예에 의한 동작 타이밍도4 is an operation timing diagram according to the second embodiment.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10,12 : 제 1 전원 공급부10,12: first power supply
30,32 : 결과 표시부 40,42 : 주소정보 비교부30,32: result display unit 40,42: address information comparison unit
50,52 : 컬럼/로오 정보 비교부 60,62 : 제 2 전원 공급부50,52: column / row information comparison unit 60,62: second power supply unit
상기 목적을 달성하기 위하여, 본 발명에 의한 자동 리던던시 회로는,In order to achieve the above object, the automatic redundancy circuit according to the present invention,
반도체 메모리 장치의 리던던시 회로에 있어서,In the redundancy circuit of a semiconductor memory device,
적어도, 제 1 및 제 2 전원전압원을 각각 공급해 주는 제 1 및 제 2 전원전압원 공급수단과,At least first and second power supply voltage source supplying means for supplying first and second power supply voltage sources, respectively;
리페어 동작의 여부를 출력하는 결과표시수단과,Result display means for outputting whether or not the repair operation;
상기 제 2전원전압원을 외부에서 입력된 어드레스 정보와 퓨즈에 프로그래밍된 정보를 비교한 결과에 의해 상기 결과표시수단으로 전달하는 어드레스정보비교수단과,Address information comparing means for transferring the second power supply voltage source to the result display means based on a result of comparing the address information input from the outside with information programmed into the fuse;
상기 제 2전원전압원을 퓨즈에 프로그래밍된 컬럼/로오 리던던시 선택 정보와 외부에서 입력된 컬럼/로오 정보 신호를 비교한 결과에 의해 상기 결과표시수단으로전달하는 컬럼/로오 정보 비교수단을 구비한 것을 특징으로 한다.And a column / row information comparison means for passing the second power supply voltage source to the result display means by comparing the column / row redundancy selection information programmed in the fuse with the externally input column / row information signal. It is done.
여기서, 상기 제 1전원전압원은 전원전압이고, 상기 제 2전원전압원은 접지전압이다.Here, the first power source voltage source is a power source voltage, and the second power source voltage source is a ground voltage.
상기 구성에 더하여, 상기 결과표시수단은 상기 어드레스정보비교수단 및 컬럼/로오 정보 비교수단의 출력인 일측 노드와 출력 단자 사이에 접속된 인버터와 제 1전원전압과의 사이에 연결된 프리차지용 PMOS로 구성된 것이 바람직하다.In addition to the above configuration, the result display means is a precharge PMOS connected between the first power supply voltage and an inverter connected between one node and an output terminal which are outputs of the address information comparing means and the column / roo information comparing means. It is preferred to be configured.
그리고, 프리차지 신호에 의해 상기 제 1전원전압원을 상기 결과표시수단의 일측 노드로 전달하는 제 1 PMOS형 트랜지스터와, 상기 출력 단자의 레벨 신호에 의해 상기 제 1전원전압원을 상기 결과표시수단의 일측 노드로 전달하는 제 2 PMOS형 트랜지스터를 추가로 구성한 것이 바람직하다.And a first PMOS transistor for transmitting the first power supply voltage source to one node of the result display means by a precharge signal, and one side of the result display means for sending the first power supply voltage source by a level signal of the output terminal. It is preferable to further configure a second PMOS transistor to be delivered to the node.
그리고, 상기 어드레스정보비교수단은 1개의 퓨즈와, 이 퓨즈에 소오스 단자가 접속되고 게이트로 인가되는 어드레스 신호에 의해 스위칭되는 NMOS형 트랜지스터가 상기 결과표시수단의 일측 노드와 상기 제 2전원전압원 사이에 입력되는 어드레스의 수 또는 그 두배(A,/A로 주소가 들어오는 경우)만큼 병렬접속된 것이 바람직하다.The address information comparing means includes one fuse and an NMOS transistor whose source terminal is connected to the fuse and switched by an address signal applied to a gate between one node of the result display means and the second power supply voltage source. It is preferable that the number of input addresses or a double of them (when an address comes in at A // A) be connected in parallel.
그리고, 상기 컬럼/로오 정보 비교수단은 상기 결과표시수단의 일측 노드와 상기 제 2전원전압원 사이에 직렬접속된 퓨즈와, 이 퓨즈에 일측 단자가 접속되며 컬럼/로우 정보 신호에 의해 스위칭되는 NMOS형 트랜지스터로 구성된 것이 바람직하다. 이때, 상기 컬럼/로오 정보 신호는 RASB, CASB 등과 같은 외부 제어 신호를 디코딩(decoding)한 신호인 것이 바람직하다.The column / roo information comparison means has an NMOS type having a fuse connected in series between one node of the result display means and the second power supply voltage source, and one terminal connected to the fuse and switched by a column / row information signal. It is preferable that it is comprised with a transistor. In this case, the column / roo information signal is preferably a signal decoded from an external control signal such as RASB, CASB, and the like.
또한, 본 발명에 의한 다른 자동 리던던시 회로는,In addition, another automatic redundancy circuit according to the present invention,
반도체 메모리 장치의 리던던시 회로에 있어서,In the redundancy circuit of a semiconductor memory device,
적어도, 제 1 및 제 2 전원전압원을 각각 공급해 주는 제 1 및 제 2 전원전압원 공급수단과,At least first and second power supply voltage source supplying means for supplying first and second power supply voltage sources, respectively;
리페어 동작의 여부를 출력하는 결과표시수단과,Result display means for outputting whether or not the repair operation;
상기 제 2전원전압원을 외부에서 입력된 어드레스 정보와 퓨즈에 프로그래밍된 정보를 비교한 결과에 의해 상기 결과표시수단으로 전달하는 어드레스정보비교수단과,Address information comparing means for transferring the second power supply voltage source to the result display means based on a result of comparing the address information input from the outside with information programmed into the fuse;
상기 제 2전원전압원을 퓨즈에 프로그래밍된 컬럼/로오 리던던시 선택 정보와 외부에서 입력된 컬럼/로오 정보를 비교한 결과에 의해 상기 결과표시수단으로전달하는 컬럼/로오 정보 비교수단을 구비한 것을 특징으로 한다.And a column / row information comparison means for transferring the second power voltage source to the result display means by comparing the column / row redundancy selection information programmed in the fuse with the externally input column / row information. do.
여기서, 상기 제 1전원전압원은 접지전압이고, 상기 제 2전원전압원은 전원전압이다.Here, the first power source voltage source is a ground voltage, and the second power source voltage source is a power source voltage.
그리고, 상기 결과표시수단은 상기 어드레스정보비교수단 및 컬럼/로오 정보 비교수단의 출력인 일측 노드와 출력 단자 사이에 접속된 인버터로 구성된 것이 바람직하다.The result display means is preferably composed of an inverter connected between an output terminal and one node which is an output of the address information comparing means and the column / roo information comparing means.
그리고, 프리차지 신호에 의해 상기 제 2전원전압원을 상기 결과표시수단의 일측 노드로 전달하는 제 1 NMOS형 트랜지스터와, 상기 출력 단자의 레벨 신호에 의해 상기 제 2전원전압원을 상기 결과표시수단의 일측 노드로 전달하는 제 2 NMOS형 트랜지스터를 추가로 구성한 것이 바람직하다.And a first NMOS transistor for transmitting the second power supply voltage source to one node of the result display means by a precharge signal, and one side of the result display means for sending the second power supply voltage source by a level signal of the output terminal. It is preferable to further configure a second NMOS transistor to be delivered to the node.
그리고, 상기 어드레스정보비교수단은 1개의 퓨즈와, 이 퓨즈에 소오스 단자가 접속되고 게이트로 인가되는 어드레스 신호에 의해 스위칭되는 PMOS형 트랜지스터가 상기 제 2전원전압원과 결과표시수단의 일측 노드 사이에 입력되는 어드레스의 수 또는 그 두배(A,/A로 주소가 들어오는 경우)만큼 병렬접속된 것이 바람직하다.The address information comparing means includes a fuse and a PMOS transistor whose source terminal is connected to the fuse and switched by an address signal applied to a gate, between the second power supply voltage source and one node of the result display means. It is preferable to connect in parallel by the number of addresses to be used or twice that (when an address is input to A and / A).
그리고, 상기 컬럼/로오 정보 비교수단은 상기 제 2전원전압원과 상기 결과표시수단의 일측 노드 사이에 직렬접속된 퓨즈와, 이 퓨즈에 일측 단자가 접속되며 컬럼/로우 정보 신호에 의해 스위칭되는 PMOS형 트랜지스터로 구성된 것이 바람직하다. 이때, 상기 컬럼/로오 정보 신호는 RASB, CASB 등과 같은 외부 제어 신호를 디코딩한 신호인 것이 바람직하다.The column / row information comparing means includes a fuse connected in series between the second power supply voltage source and one node of the result display means, and a terminal connected to one side of the fuse and switched by a column / row information signal. It is preferable that it is comprised with a transistor. In this case, it is preferable that the column / roo information signal is a signal obtained by decoding an external control signal such as RASB, CASB, or the like.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 1은 본 발명의 제 1실시예에 의한 자동 리던던시 회로도로서, 전원전압(Vdd)을 공급하는 전원전압부(10)와, 외부에서 입력된 어드레스 정보와 퓨즈에 프로그래밍된 정보를 비교하여 결정된 리던던시의 사용여부를 리던던시 퓨즈 회로 밖으로 출력하는 결과표시부(30)와, 컬럼/로오 어드레스를 받아들여 퓨즈에 프로그래밍된 정보와 비교하는 주소정보비교부(40)와, 퓨즈에 프로그래밍된 컬럼/로오 정보를 외부에서 입력된 컬럼/로오 정보와 비교한 신호를 출력하는 컬럼/로오 정보비교부(50)와, 상기 퓨즈의 연결상태를 조사한 후 다음에 입력될 입력 주소와 정보의 조사를 위해 퓨즈 회로를 초기 상태로 되돌리기 위한 것으로 상기 전원전압을 상기 결과표시부로 전달하는 프리차지부(20)로 구성된다.FIG. 1 is an automatic redundancy circuit diagram according to a first embodiment of the present invention, in which a redundancy determined by comparing a power supply voltage unit 10 supplying a power supply voltage Vdd with externally input address information and information programmed into a fuse. The result display unit 30 outputs out of the redundancy fuse circuit, an address information comparison unit 40 which receives a column / roo address and compares it with information programmed in the fuse, and column / roo information programmed in the fuse. Investigate the connection state of the fuse and the column / roo information comparison unit 50 which outputs a signal compared with the inputted column / roo information from the outside, and initializes the fuse circuit for the investigation of the input address and information to be input next. It is composed of a precharge unit 20 for transferring the power supply voltage to the result display unit to return to the state.
이하, 본 발명에 의한 자동 리던던시 회로의 상세한 구성 및 동작에 대해 설명하기로 한다.Hereinafter, the detailed configuration and operation of the automatic redundancy circuit according to the present invention will be described.
먼저, 상기 프리차지부(20)는 프리차지 신호(PCG)가 '로우' 상태를 갖을때 전원전압(Vdd)을 노드 A로 전달하는 PMOS형 트랜지스터(P1)와, 출력 단자(out)의 전압 레벨 신호가 '로우'를 가질때 Vdd를 상기 노드 A로 전달하는 PMOS형 트랜지스터(P2)로 구성된다.First, the precharge unit 20 includes a PMOS transistor P1 that transfers a power supply voltage Vdd to the node A when the precharge signal PCG has a low state, and a voltage of an output terminal out. It consists of a PMOS transistor P2 which transfers Vdd to the node A when the level signal has a low.
상기 결과표시부(30)는 상기 노드 A와 출력 단자(out) 사이에 접속된 인버터(INV1)로 구성된다.The result display unit 30 is composed of an inverter INV1 connected between the node A and the output terminal out.
그리고, 주소정보비교부(40)는 퓨즈와 이 퓨즈에 소오스 단자가 접속되고 게이트로 인가되는 어드레스 신호에 의해 스위칭되는 NMOS형 트랜지스터가 상기 노드 A와 접지전압(Vss) 사이에 입력되는 어드레스의 수만큼 병렬접속되어 있다. 이때, 퓨즈는 결함셀이 발생된 어드레스의 경로를 끊고 여분의 셀로 대체시키기 위해 결함셀을 선택하는 어드레스가 입력되는 NMOS형 트랜지스터와 접속된 퓨즈를 미리 레이저로 끊어주게 된다. 상기 도면에서는 퓨즈(f2)를 끊어 준 것을 표시한 것이다. 이때, 결함 셀을 선택하는 어드레스 신호(A1)가 입력되면 출력 단자(out)의 전위는 '로우'를 출력하게 되어 리페어 동작이 이루어지게 된다.In addition, the address information comparing unit 40 includes the number of addresses to which an NMOS transistor, which is switched by a fuse and an address signal connected to a source terminal connected to the fuse, is input between the node A and the ground voltage Vss. Are connected in parallel. At this time, the fuse cuts the fuse connected to the NMOS transistor in which the address for selecting the defective cell is input in advance by laser to break the path of the address where the defective cell is generated and replace the spare cell. In the figure, the fuse f2 is cut off. At this time, when the address signal A1 for selecting the defective cell is input, the potential of the output terminal out is outputted as 'low', thereby performing a repair operation.
상기 컬럼/로오 정보 비교부(50)는 상기 노드 A와 Vss 단자 사이에 직렬접속된 퓨즈(f5) 및 컬럼/로우 정보 신호(XY ; CSB, RASB, CASB, WEB와 같은 외부 입력 제어 신호를 말함)에 의해 스위칭되는 NMOS형 트랜지스터(N5)로 구성된다.The column / row information comparison unit 50 refers to an external input control signal such as a fuse f5 and a column / row information signal XY; CSB, RASB, CASB, and WEB connected in series between the node A and the Vss terminal. Is composed of an NMOS transistor N5 that is switched by.
상기 구성에 의한 본 발명의 자동 리던던시 회로의 동작을 도 2a 내지 도 2h에 도시한 동작 타이밍을 참조하여 상세히 설명하기로 한다.The operation of the automatic redundancy circuit of the present invention having the above configuration will be described in detail with reference to the operation timing shown in Figs. 2A to 2H.
먼저, 시간 t1에 프리차지 신호(PCG)가 '로우' 레벨로 되면 상기 노드 A는 '하이' 레벨로 프리차지된다. 그 다음 시간 t3에 입력어드레스와 컬럼/로오 정보 신호(XY)가 입력된다. 이 시점에 입력된 주소는 퓨즈에 프로그래밍된 어드레스와 일치하지 않는 어드레스이다. 즉, 퓨즈에 프로그래밍된 어드레스는 A0=0, A1=1, A2=0, A3=0, XY=1로 Y 어드레스 2번을 의미하지만, 도 2에 나타난 t3 시점에 입력된 어드레스는 X 어드레스 15번이다. 그러므로, 노드 A는 이 시간 t3에 '로우' 레벨로 떨어진다. 이때, 출력 신호(out)는 '하이' 레벨이 되어 리던던시를 사용하지 않는 상황임을 나타내준다.First, when the precharge signal PCG becomes 'low' level at time t1, the node A is precharged to a 'high' level. Then, at time t3, the input address and the column / row information signal XY are input. The address entered at this point is an address that does not match the address programmed into the fuse. That is, the address programmed in the fuse means A0 = 0, A1 = 1, A2 = 0, A3 = 0, and XY = 1, but the address input at the time point t3 shown in FIG. It's time. Therefore, node A falls to the 'low' level at this time t3. At this time, the output signal (out) is a 'high' level indicates that the situation does not use redundancy.
다음으로, 시간 t5에 다시 프리차지 신호(PCG)가 들어오면, 노드 A는 다시 '하이'레벨로 프리차지가 되어 다음 입력 어드레스와 컬럼/로오 정보 신호를 기다리는 상태로 된다.Next, when the precharge signal PCG comes in again at time t5, the node A is again precharged to the 'high' level, waiting for the next input address and column / roo information signal.
그리고, 시간 t7에 이 회로의 입력으로 퓨즈에 프로그래밍된 것과 같은 컬럼 어드레스 2번(A1)이 들어오는 경우를 살펴보기로 한다. 이 경우. 어드레스 A0, A2, A3 모두 '로우' 레벨을 갖게 되어 NMOS형 트랜지스터(N1,N3,N4)는 모두 턴오프되고 어드레스 A1이 '하이'가 되어 NMOS형 트랜지스터(N2)가 턴온이 되지만 퓨즈(f2)가 끊어져 있어 상기 노드 A는 전류가 Vss로 갈 수 있는 경로가 형성되지 못해서 프리차지된 '하이'레벨 그대로 유지된다. 그러므로, 출력 신호(out)는 '로우' 레벨이 되어 리던던시를 사용해야 하는 상황임을 나타내게 된다.Then, at the time t7, the case where the column address 2 (A1) like the one programmed in the fuse is input to the input of the circuit will be described. in this case. The addresses A0, A2, and A3 all have a 'low' level, so the NMOS transistors N1, N3, N4 are all turned off and the address A1 becomes high, and the NMOS transistor N2 is turned on, but the fuse (f2) The node A remains in the precharged 'high' level because no path is formed to allow current to go to Vss. Therefore, the output signal out becomes the 'low' level, indicating that the situation should use redundancy.
도 2는 본 발명의 제 2실시예에 의한 자동 리던던시 회로로서, 전원전압(Vdd)을 공급하는 전원전압부(62)와, 외부에서 입력된 어드레스 정보와 퓨즈에 프로그래밍된 정보를 비교하여 결정된 리던던시의 사용여부를 리던던시 퓨즈 회로 밖으로 출력하는 결과표시부(32)와, 컬럼/로오 어드레스를 받아들여 퓨즈에 프로그래밍된 정보와 비교하는 주소정보비교부(42)와, 퓨즈에 프로그래밍된 컬럼/로오 정보를 외부에서 입력된 컬럼/로오 정보와 비교한 신호를 출력하는 컬럼/로오 정보비교부(52)와, 상기 퓨즈의 연결상태를 조사한 후 다음에 입력될 입력 주소와 정보의 조사를 위해 퓨즈 회로를 초기 상태로 되돌리기 위한 것으로 상기 전원전압을 상기 결과표시부로 전달하는 프리차지부(21)로 구성된다.FIG. 2 is an automatic redundancy circuit according to a second embodiment of the present invention, and a redundancy determined by comparing a power supply voltage unit 62 supplying a power supply voltage Vdd with externally input address information and information programmed into a fuse. The result display unit 32 outputs the redundancy fuse out of the redundant fuse circuit, the address information comparison unit 42 which receives the column / roo address and compares it with the information programmed in the fuse, and the column / roo information programmed in the fuse. A column / roo information comparator 52 for outputting a signal compared with externally inputted column / roo information, and after inspecting a connection state of the fuse, initializing a fuse circuit for the investigation of an input address and information to be input next. It is composed of a precharge unit 21 for transferring the power supply voltage to the result display unit to return to the state.
상기 프리차지부(22)는 프리차지 신호(PCG)가 '하이' 상태를 갖을때 접지전압(Vss)을 노드 B로 전달하는 NMOS형 트랜지스터(N11)와, 출력 단자(out)의 전압 레벨 신호가 '하이'를 가질때 Vss를 상기 노드 B로 전달하는 NMOS형 트랜지스터(N12)로 구성된다.The precharge unit 22 includes an NMOS transistor N11 that transfers the ground voltage Vss to the node B when the precharge signal PCG has a high state, and a voltage level signal at the output terminal out. Is composed of an NMOS transistor N12 that transfers Vss to the node B when it has high.
상기 결과표시부(32)는 상기 노드 B와 출력 단자(out) 사이에 접속된 인버터(INV2)로 구성된다.The result display unit 32 is composed of an inverter INV2 connected between the node B and the output terminal out.
그리고, 주소정보비교부(42)는 퓨즈와 이 퓨즈에 소오스 단자가 접속되고 게이트로 인가되는 어드레스 신호에 의해 스위칭되는 PMOS형 트랜지스터가 상기 노드 B와 전원전압(Vdd) 사이에 입력되는 어드레스의 수만큼 병렬접속되어 있다. 이때, 퓨즈는 결함셀이 발생된 어드레스의 경로를 끊고 여분의 셀로 대체시키기 위해 결함셀을 선택하는 어드레스가 입력되는 PMOS형 트랜지스터와 접속된 퓨즈를 미리 레이저로 끊어주게 된다. 상기 도면에서는 퓨즈(f12)를 끊어 준 것을 표시한 것이다. 이때, 결함 셀을 선택하는 어드레스 신호(A1)가 입력되면 출력 단자(out)의 전위는 '하이'를 출력하게 되어 리페어 동작이 이루어지게 된다.In addition, the address information comparing unit 42 includes the number of addresses into which a PMOS transistor, which is switched by a fuse and an address signal connected to a source terminal connected to the fuse, is input between the node B and the power supply voltage Vdd. Are connected in parallel. At this time, the fuse cuts the fuse connected to the PMOS transistor in which the address for selecting the defective cell is input in order to cut off the path of the address where the defective cell is generated and replace the spare cell with the laser. In the figure, the fuse f12 is cut off. At this time, when the address signal A1 for selecting the defective cell is input, the potential of the output terminal out is outputted as 'high', thereby performing a repair operation.
상기 컬럼/로오 정보 비교부(52)는 상기 노드 B와 Vdd 단자 사이에 직렬접속된 퓨즈(f15) 및 컬럼/로우 정보 신호(XY ; CSB, RASB, CASB, WEB와 같은 외부 입력 제어 신호를 말함)에 의해 스위칭되는 PMOS형 트랜지스터(P15)로 구성된다.The column / row information comparison unit 52 refers to an external input control signal such as a fuse f15 and a column / row information signal XY; CSB, RASB, CASB, and WEB connected in series between the node B and the Vdd terminal. It is composed of a PMOS transistor P15 that is switched by.
상기 구성에 의한 본 발명의 자동 리던던시 회로의 동작을 도 4a 내지 도 4h에 도시한 동작 타이밍을 참조하여 상세히 설명하기로 한다.The operation of the automatic redundancy circuit of the present invention having the above configuration will be described in detail with reference to the operation timing shown in Figs. 4A to 4H.
먼저, 시간 t1에 프리차지 신호(PCG)가 '하이' 레벨로 되면 상기 노드 B는 '로우' 레벨로 프리차지된다. 그 다음 시간 t3에 입력어드레스와 컬럼/로오 정보 신호(XY)가 입력된다. 이 시점에 입력된 주소는 퓨즈에 프로그래밍된 어드레스와 일치하지 않는 어드레스이다. 즉, 퓨즈에 프로그래밍된 어드레스는 A0=0, A1=1, A2=0, A3=0, XY=1로 컬럼(Y) 어드레스 2번을 의미하지만, 도 4에 나타난 t3 시점에 입력된 어드레스는 로오(X) 어드레스 15번이다. 그러므로, 노드 B는 이 시간 t3에 '하이' 레벨로 올라간다. 이때, 출력 신호(out)는 '로우' 레벨이 되어 리던던시를 사용하지 않는 상황임을 나타내준다.First, when the precharge signal PCG becomes 'high' level at time t1, the node B is precharged to a 'low' level. Then, at time t3, the input address and the column / row information signal XY are input. The address entered at this point is an address that does not match the address programmed into the fuse. That is, the address programmed in the fuse means A0 = 0, A1 = 1, A2 = 0, A3 = 0, XY = 1, and means the column (Y) address 2, but the address input at the time point t3 shown in FIG. Rho (X) address 15. Therefore, Node B goes up to the 'high' level at this time t3. At this time, the output signal (out) is a 'low' level indicates that the situation does not use redundancy.
다음으로, 시간 t5에 다시 프리차지 신호(PCG)가 들어오면, 노드 B는 다시 '로우'레벨로 프리차지가 되어 다음 입력 어드레스와 컬럼/로오 정보 신호를 기다리는 상태로 된다.Next, when the precharge signal PCG is input again at time t5, the node B is precharged to the 'low' level again, and waits for the next input address and column / row information signal.
그리고, 시간 t7에 이 회로의 입력으로 퓨즈에 프로그래밍된 것과 같은 컬럼 어드레스 2번(A1)이 들어오는 경우를 살펴보기로 한다. 이 경우. 어드레스 A0, A2, A3 모두 '하이' 레벨을 갖게 되어 PMOS형 트랜지스터(P11,P13,P14)는 모두 턴오프되고 어드레스 A1이 '로우'가 되어 PMOS형 트랜지스터(P12)가 턴온이 되지만 퓨즈(f12)가 끊어져 있어 상기 노드 B는 전류가 Vdd로 갈 수 있는 경로가 형성되지 못해서 프리차지된 '로우'레벨 그대로 유지된다. 그러므로, 출력 신호(out)는 '하이' 레벨이 되어 리던던시를 사용해야 하는 상황임을 나타내게 된다.Then, at the time t7, the case where the column address 2 (A1) like the one programmed in the fuse is input to the input of the circuit will be described. in this case. All of the addresses A0, A2, and A3 have a 'high' level, so the PMOS transistors P11, P13, and P14 are all turned off and the address A1 is turned low so that the PMOS transistor P12 is turned on, but the fuse (f12) is turned on. ), The node B remains at the precharged 'low' level because no path is formed to allow current to go to Vdd. Therefore, the output signal out is at the 'high' level, indicating that redundancy should be used.
본 발명에 의한 자동 리던던시 회로는 상기에서 제시한 제 1 및 제 2 실시예이외에도 이미 존재하는 리던던시 퓨즈 회로에 본 발명에서 새로 구현한 컬럼/로오 정보 비교 수단을 추가하여 다양하게 구현할 수 있다.The automatic redundancy circuit according to the present invention can be variously implemented by adding the column / roo information comparison means newly implemented in the present invention to the existing redundancy fuse circuit in addition to the above-described first and second embodiments.
이상에서 설명한 바와 같이, 본 발명의 자동 리던던시 회로에 의하면, 외부에서 입력되는 주소 정보 외에 이 주소가 로오 액티브 시의 컬럼 주소인지 컬럼 액티브 시의 로오 주소인지를 나타내는 정보를 추가로 받아들일 수 있게 하여 하나의 퓨즈로 로오 리던던시와 컬럼 리던던시를 모두 사용할 수 있는 매우 뛰어난 효과가 있다.As described above, according to the automatic redundancy circuit of the present invention, in addition to the address information input from the outside, it is possible to further receive information indicating whether the address is a row address at a row active or a row address at a column active. One fuse has a very good effect of using both redundancy and column redundancy.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
Claims (14)
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KR1019990025225A KR20010004536A (en) | 1999-06-29 | 1999-06-29 | Auto redundancy circuit |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100722771B1 (en) * | 2005-12-03 | 2007-05-30 | 삼성전자주식회사 | Repair circuit for semiconductor memory device and method thereof |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920020517A (en) * | 1991-04-12 | 1992-11-21 | 정몽헌 | Semiconductor memory device with alternate matrix identification circuit |
KR940002863A (en) * | 1992-07-13 | 1994-02-19 | 김광호 | Low Redundancy Circuit Sharing Fuse Box |
KR940012407A (en) * | 1992-11-24 | 1994-06-23 | 김광호 | Low power fuse box and redundancy circuit having same |
KR970023456A (en) * | 1995-10-04 | 1997-05-30 | 김광호 | Column Redundancy Circuit in Semiconductor Memory Devices Using Decoded Fuses |
KR19980058482A (en) * | 1996-12-30 | 1998-10-07 | 김영환 | Repair device for semiconductor devices |
-
1999
- 1999-06-29 KR KR1019990025225A patent/KR20010004536A/en not_active Application Discontinuation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920020517A (en) * | 1991-04-12 | 1992-11-21 | 정몽헌 | Semiconductor memory device with alternate matrix identification circuit |
KR940002863A (en) * | 1992-07-13 | 1994-02-19 | 김광호 | Low Redundancy Circuit Sharing Fuse Box |
KR940012407A (en) * | 1992-11-24 | 1994-06-23 | 김광호 | Low power fuse box and redundancy circuit having same |
KR970023456A (en) * | 1995-10-04 | 1997-05-30 | 김광호 | Column Redundancy Circuit in Semiconductor Memory Devices Using Decoded Fuses |
KR19980058482A (en) * | 1996-12-30 | 1998-10-07 | 김영환 | Repair device for semiconductor devices |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100722771B1 (en) * | 2005-12-03 | 2007-05-30 | 삼성전자주식회사 | Repair circuit for semiconductor memory device and method thereof |
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