KR940004456B1 - 반도체장치 - Google Patents

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히데키 다카다
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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체장치
제1a도 내지 제1d도는 각각 본 발명의 제 1실시태양에 따른 반도체 집적회로장치를 제조공정순으로 나타낸 단면 구성도.
제2도는 본 발명의 효과를 확인하기 위한 실험에 이용된 회로의 주요부를 추출해서 나타낸 회로도.
제3도는 실험효과를 설명하기 위한 도면으로, 제 2도에 도시된 회로에서 제 1 바이폴라 트랜지스터의 베이스ㆍ에미터간 전압으로부터 제 2바이폴라 트랜지스터의 베이스ㆍ에미터간 전압을 뺀 값의 절대치의 편차와 에미터면적의 관계를 나타낸 도면.
제4도는 본 발명의 제 2실시태양에 대해 설명하기 위한 단면구성도.
제5도는 본 발명의 제 3실시태양에 대해 설명하기 위한 도면으로, 바이폴라 트랜지스터의 일부를 확대해서 나타낸 단면구성도.
제6도는 제 1도에 도시된 바이폴라 트랜지스터의 구조가 채용되어 형성된 A/D변환기의 개략구성을 나타낸 블록도.
제7도는 제 6도에 도시된 회로에서 래칭비교회로의 구성예를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 절연막
3 : 콜렉터영역(n형) 4 : 콜렉터매립층(n+형)
5 : 콜렉터취출영역(n+형) 6 : 베이스영역(p형)
8 : 다결정실리콘층 9 : 실리콘산화막
11 : 에미터전극 12 : 포토레지스트
20 : 다결정실리콘층 22 : 실리콘산화막
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 바이폴라 트랜지스터에 의해 구성된 회로가 내장된 반도체 집적회로장치에 관한 것이다.
[종래의 기술 및 그 문제점]
근년, 바이폴라 트랜지스터에 의해 구성된 회로가 내장된 반도체 집적회로장치에서는 저소비전력화, 고집적화 및 고성능화를 달성하기 위해 다결정실리콘을 에미터전극에 이용한 바이폴라 트랜지스터가 사용되고 있다. 다결정실리콘을 에미터전극으로 이용한 바이폴라 트랜지스터는 베이스전류가 작게 되는 것이 알려져 있고, 이에 따라 베이스 감멜수(base Gummel 數)를 높게 할 수 있어 보다 작은 베이스저항을 얻을 수 있으며, 그 결과 바이폴라 트랜지스터에서 특히 스위칭 성능이 향상된다. 또, 다결정실리콘층에 의해 에미터전극을 인출하게 되므로 배선용 금속층을 위한 마스크 일치여부등을 포함한 포토리소그라피의 한계로 결정되는 최소면적의 바이폴라 트랜지스터보다 더 작은 면적의 바이폴라 트랜지스터를 형성할 수 있다.
그러나, 다결정실리콘을 에미터 전극에 이용한 바이폴라 트랜지스터는 개개의 트랜지스터의 특성편차가 크다는 결점이 있는 바, 예컨대 2개의 상기 바이폴라 트랜지스터를 차동증폭기의 차동입력트랜지스터로 이용하여 회로를 구성하면 이들 2개의 차동입력트랜지스터 사이에서 베이스ㆍ에미터간 전압(VBE)의 차이가 너무 크게 되어 차동증폭기의 신뢰성을 손상시키게 된다. 즉, 바이폴라 트랜지스터가 쌍으로 이용되어지면서 그 에미터 또는 콜렉터끼리 접속되는 회로인 경우에는 정합성이 악화된다. 따라서, 다결정실리콘을 에미터전극에 이용한 바이폴라 트랜지스터에서 상기 베이스ㆍ에미터간 전압(VBE)의편차를 작게 해서 정합성을 향상시키려고 하면 큰 에미터 면적이 필요하게 되고, 그 결과 다결정실리콘을 에미터 전극에 이용한 바이폴라 트랜지스터보다도 면적이 크게 되어 버리게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 우수한 정합성을 갖는 바이폴라 트랜지스터와, 고성능이면서 저소비전력의 바이폴라 트랜지스터가 작은 점유면적으로 집적된 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 제 1도전형 반도체기체(반도체기판)와, 이 반도체기체의 주표면영역중에 형성되면서 아날로그신호에 응답하여 동작함과 더불어 각각 콜렉터 영역과 베이스 영역 및 에미터 영역을 갖춘 제 1 및 제 2바이폴라 트랜지스터, 이 제 1 및 제 2바이폴라 트랜지스터의 에미터 영역상에 직접 접촉되도록 형성된 제 1배선층, 상기 반도체기체의 주표면영역중에 형성되면서 디지탈 신호에 응답하여 동작함과 더불어 콜렉터 영역과 베이스영역 및 에미터영역을 갖춘 제 3바이폴라 트랜지스터 및, 이 제3 바이폴라 트랜지스터의 에미터영역상에 직접 접촉되도록 형성된 다결정실리콘층을 구비하여 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 상기 제 1 및 제 2트랜지스터가 우수한 정합성을 필요로 하는 회로, 예컨대 차동증폭기의 입력단트랜지스터에 이용될 수 있고, 상기 제 3트랜지스터는 우수한 정합성을 각별히 필요로 하지 않는 그 이외의 회로에 이용될 수 있다.
상기한 바와 같이 1개의 칩내에 2가지 형태의 바이폴라 트랜지스터를 요구되는 특성에 맞게 선택적으로 이용함에 따라 우수한 정합성을 갖는 바이폴라 트랜지스터와 고성능이면서 저소비전력인 바이폴라 트랜지스터가 작은 점유면적으로 집적된 반도체 집적회로장치가 제공된다.
[실시예]
이하. 제1a도 내지 제1d도를 참조해서 본 발명의 제 1실시태양에 대해 제조공정순으로 설명한다.
먼저, 제1a도에 도시된 바와 같이 주지의 제조방법을 이용해서 반도체기판(1)중에 절연막(2)에 의해 상호 분리된 최소한 3개의 바이폴라 트랜지스터(Tr1,Tr2,Tr3)의 형성예정영역(A1,A2,A3)을 형성하게 되는데, 상기 영역(A1,A2)은 배선층이 에미터영역상에 직접 접촉되게 형성되는 바이폴라 트랜지스터(Tr1,Tr2)의 형성예정영역이고, 상기 영역(A3)은 다결정실리콘층이 에미터 영역상에 형성된 바이폴라 트랜지스터(Tr3)의 형성예정영역이다. 이들 각 영역(A1,A2,A3)의 면적은 예컨대 하기와 같은 관계로 설정된다.
영역(A1) = 영역(A2)..........................................................(1)
영역(A3) < 영역(A1) 또는 영역(A2).....................................(2)
이 관계는 최소단위의 집적회로를 고려한 경우로서, 예컨대 (1)에 나타낸 관계는 구성되는 회로의 종류에 따라 여러가지로 변경되어도 되지만. 바이폴라 트랜지스터가 최소한 2개 쌍으로 차동증폭기의 입력단에 이용되는 경우등에는 쌍을 이루는 각 트랜지스터에서 상기 영역의 면적은 동등한 것이 바람직하다.
또, (2)에 나타낸 관계에 대해서는 고집적화의 면으로부터 준수되는 것이 바람직하지만. 집적회로에서는 기본적으로 고집적화가 요구되므로 설계상 허용되는 범위 예컨대 종래 제품에 비해 실질적으로 제품의 고집적화가 달성되는 범위내이어도 좋다.
상기 각 영역(A1,A2,A3)의 반도체기판(1)중에는 n+형 콜렉터매립층(4; 4-1∼4-3)이 형성되고, 이 콜렉터매립층(4)의 일부 영역상에는 각각 n형 콜렉터영역(3; 3-1∼3-3)이 형성된다. 상기 콜렉터매립층(4)의 다른 일부 영역상에는 상기 콜렉터영역(3)과 간격을 두고 떨어져 n+형 콜렉터취출영역(5; 5-1∼5-3)이 형성되고, 상기 콜렉터 영역(3)상에는 각각 p형 베이스영역(6; 6-1∼6-3)이 형성되는데, 이 베이스 영역(6-1∼6-2)의 불순물 농도의 깊이는 베이스 영역(6-3)과 다르게 해도 된다.
다음에, 제1b도에 도시된 바와 같이 상기 영역(A3)에서 베이스영역(6-3)상의 절연층(2)이 예컨대 포토리소그라피법을 이용하여 에미터형성예정영역만 선택적으로 제거되어 구멍(7)이 형성됨에 따라 p형 베이스영역(6-3)의 일부 표면이 노출되고, 이 결과적인 구조상에 예컨대 CVD법에 의해 다결정실리콘층(8)이 퇴적형성된다. 이 다결정실리콘층(8)에 대해 비소가 이온주입되고, 상기 다결정실리콘층(8)상에 예컨대 CVD법에 의해 CVD실리콘산화막(9)이 퇴적형성된다.
이어서, 예컨대 온도 900∼950℃로 열처리가 수행되어 다결정실리콘층(8)으로부터 구멍(7)을 매개해서 비소가 베이스영역(6-3)의 표면영역내에 확산되고, 이와 가이 하여 제1c도에 도시된 바와 같이 n+형 에미터영역(10)이 형성된다. 다음에, 상기 실리콘산화막(9)이 박리된 다음 상기 다결정실리콘층(8)이 포토리소그라피법에 의해 패터닝되어 에미터전극(11)이 형성되고, 이어 그 결과적인 구조상에 포토레지스트(2)가 도포되어 포토리소그라피법에 의해 상기 영역(A1,A2)의 메이터형성예정영역상의 절연막(2)에 구성(13-1,13-2)이 각각 형성된다. 이 구멍(13-1,13-2)으로부터 p형 베이스 영역(6-1,6-2)의 표면영역내에 비소가 이온주입되어 n+형 에미터영역(14-1, 14-2)이 형성된다.
상기 포토레지스트(12)가 박리된 다음 제1d도에 도시된 바와 같이 CVD실리콘산화막(15)이 퇴적형성되고, 소정의 열처리가 수행된 다음 CVD법에 의해 실리콘질화막(도시되지 않음)이 더 퇴적형성되며, 포토리소그라피법을 이용하여 각각의 바이폴라 트랜지스터(Tr1, Tr2, Tr3)의 베이스영역과 에미터영역 및 콜렉터영역상의 절연막(2) 및 산화막(15)에 접촉구멍이 뚫려지게 된다. 상기 산화막(15)상에 배선용 금속층이 스퍼터법에 의해 증착형성되고, 이 금속층이 소정으 배선패턴[베이스배선 16-1∼16-3), 에미터배선(17-1∼17-3), 콜렉터 배선(18-1∼18-3)]으로 패터닝된다.
이와 같이 하여 형성된 반도체 집적회로장치는 제1d도에 도시된 바와 같이 2종류의 구조를 갖는 최소한 3개의 바이폴라 트랜지스터(Tr1, Tr2, Tr3)를 갖추고 있고, 이들 3개의 바이폴와 트랜지스터(Tr1, Tr2, Tr3)중 트랜지스터 (Tr1, Tr2)는 에미터배선(17-1,17-2)이 에미터 영역(14-1,14-2)에 직접 접촉되어 있는 한편, 트랜지스터(Tr3)는 에미터배선(17-3)과 에미터영역(10)의 사이에 다결정실리콘으로 이루어진 에미터전극(11)이 개재되어 있다.
상기 바이폴라 트랜지스터(Tr1, Tr2)는 그 특성, 예컨대 베이스ㆍ에미터간 전압(VBE)에서 편차가 작으므로이들 트랜지스터(Tr1, Tr2)를 쌍으로 이용하는 차동증폭기라던지 비교기등을 구성하는 회로에 적합하게 된다. 이에 대해 바이폴라 트랜지스터(Tr3)는 스위칭특성이라든지 저소비전력성, 고집적성등이 우수하므로 상기 이외의 회로부분에 조립된다.
이와 같이 2가지 형태의 바이폴라 트랜지스터의 용도를 분리하여 각각 적소에 배치함으로써 우수한 적합성을 갖는 바이폴라 트랜지스터와 고성능이면서 저소비전력인 바이폴라 트랜지스터를 작은 점유면적으로 집적할 수 있다.
본 발명자는 발명의 효과를 확인하기 위해 다결정실리콘을 에미터전극을 이용한 바이폴라 트랜지스터와 다결정실리콘을 에미터전극에 이용하지 않은 바이폴라 트랜지스터의 정합성에 관해 실험을 수행하였는 바, 이하 이 실험결과에 대해 제 2도와 제 3도를 참조하여 설명한다.
제 2도는 실험에 이용한 회로의 요소부분을 추출해서 나타낸 회로도로서, 2개의 바이폴라 트랜지스터(TrA, TrB)로 구성되어 에미터가 공동접속되어 있다. 바이폴라 트랜지스터(TrA)의 베이스ㆍ에미터간 전압을 VBE1로, 트랜지스터(TrB)의 베이스ㆍ에미터간 전압을 VBE2로 하고, 이들 전압차의 절대치를 △VBE로 하면,
△VBE= ｜VBE1-VBE2｜로 표시된다.
상기 제 2도에 도시된 회로를 다결정실리콘의 에미터전극을 이용한 바이폴라 트랜지스터 쌍으로 구성한 경우(제 1형 트랜지스터쌍)와, 다결정실리콘을 이용하지 않은 바이폴라 트랜지스터쌍으로 구성한 경우(제 2형 트랜지스터쌍)에 상기 △VBE의의 편차를 조사하였는바. 이 결과 제 3도의 그래프에 도시된 바와 같은 결과가 얻어졌다. 제 3도에는 △VBE의 편차와 에미터면적(SE)의 관계가 도시되어 있는바, 종축은 △VBE의 편차를 나타내는 반면 횡축은 에미터면적(SE)의 평방근을 나타낸다.
제3도에 도시된 바와 같이 예컨대 △VBE를 1mV 정도 또는 그 이하로 하려고 하면 제1형 트랜지스터쌍에서는 약 10㎛×약 10㎛= 약 100㎛2정도와 1/8 에미터면적(SE) 을 필요로 하게 된다.
그러나, 제2형 트랜지스터쌍에는 약 3.5×약 3.5= 약 12.25㎛2정도와 1/8 에미터면적(SE)으로 해결된다.
이 실험 결과로부터 바이폴라 트랜지스터에서 높은 정합성을 갖게 하는 경우에는 제 2형 트랜지스터쌍쪽이 제 1형 트랜지스터쌍에 비해 작은 면적으로 형성할 수 있음을 알 수 있었다.
따라서, 상기한 실시태양에서 회로부분에 채용하는 한편, 제2형(제1d도 중 Tr1,Tr2에 상당)의 바이폴라 트랜지스터를 높은 정합성이 필요한 회로부분에 채용하는 한편, 제2형(제1d도 중 Tr3에 상당)의 바이폴라 트랜지스터를 그 이외의 회로부분에 채용함에 따라 우수한 정합성을 갖는 바이폴라 트랜지스터와 고성능이면서 저소비전력인 바이폴라 트랜지스터가 작은 점유 면적에 집적되는 것을 알 수 있다.
그리고, 상기 제1a도 내지 제1d도에 도시된 실시태양에서는 트랜지스터(Tr3)의 에미터의 취출에 에미터배선(17-3)을 이용하였지만. 에미터배선(17-3)을 이용하지 않고 에미터전극(다결정실리콘층 ; 11)을 그대로 에미터배선으로 이용해도 된다.
또, 에미터영역(10)과 에미터배선(17-3) 사이에 다결정실리콘층(11)이 개재되어 있지만. 제4도에 도시된 바와 같이 다결정실리콘층(11)과 고융점금속층(19)이 개재, 바꾸어 말하면 에미터영역(10)과 에미터배선(17-3)사이에 다결정실리콘층이 설치되어도 상기 실시태양과 동일한 효과가 얻어진다. 또는 상기 다결정실리콘 사이드층을 에미터배선으로 이용해도 된다.
그리고, 상기 트랜지스터(Tr3)의 에미터영역(10)의 형성도 상기한 실시태양으로만 한정되지는 않고 예컨대 제 5도에 도시된 바와 같이 형성할 수도 있는 바, 이 제 5도는 상기 바이폴라 트랜지스터(Tr3)의 다른 구성예를 설명한 것으로, 베이스영역 및 에미터 영역 근방의 확대단면도로서, 상기 제1a도에 도시된 구조까지는 상기 제 1실시예와 동일하게 형성된다. 이어서, 절연막(2)의 에치백되어 베이스영역(6-3)의 표면이 노출되고, 그 결과적인 구조의 전체면에 제 1레벨의 다결정실리콘층(20)이 형성된다. 이 다결정실리콘층(20)의 에미터형성예정영역에 포토리소그라피 한계의 정밀도로 구멍(21)이 형성되고, 상기 다결정실리콘층(20)의 표면이 열산화되어, 이 다결정실리콘층(20)의 노출면에 실리콘산화막(22)이 형성되며, 이 실리콘산화막(22)상에 제 2레벨의 다결정실리콘층이 형성된 다음 에미터영역(10')이 형성된 다음 상기 실리콘 산화막(22)의 일부 영역상에 베이스영역(6-3)을 취출하기 위한 구멍(24)이 형성되며, 이 구멍(24) 및 이 구멍(24)근방의 실리콘산화막(22)상에 베이스전극이 형성된다.
제5도에 도시된 바와 같은 구조에 의하면 상기 제 1실시태양의 효과에 더하여 에미터영역(10')을 포토리소그라피 한계의 정밀도 보다도 더 작게 형성할 수 있다는 효과가 얻어지게 된다.
제6도는 상기 제1a도 내지 제1d도에 도시된 제조공정에 의해 형성된 바이폴라 트랜지스터와 구조가 채용된 8비트 A/D 변환기의 개략 구성을 나타낸 블록도로서, 칩(30)중에는 직렬접속된 저항(R1∼R256)과, 래칭비교회로(latching comparator circuit; CL1∼CL256), 엔코더(31), 그레이-바이너리변환회로(gray-binary convert circuit; 32) 및 래치회로 (33)등이 집적되어 있고, 또 이 칩(30)에는 상기 그레이-바이너리변환회로(32)의 제어신호(INV)와 클록신호(/CK,CK) 아날로그입력신호(VIN)기준 전압(VRT, VRM, VRB), 디지탈회로용 전원(DGND, DVEE) 및 아날로그회로용 전용(AGND, AVEE)등이 공급된다. 상기 기준전압(VRT, VRM, VRB)이 분압되어 생성된 기준접압(VREF)은 각각 대응하는 비트의 래칭비교회로(CL1∼CL256)의 일측 입력단에 공급되고, 상기 래칭비교회로(CL1∼CL256)의 다른측 입력단에 각각 상기 아날로그입력신호(VIN)가 공급된다. 상기 각 래칭비교회로(CL1∼CL256)에 의한 비교출력은 엔코더(31)에 공급되어 부호화된다. 이 엔코더(31)로부터 출력되는 그레이코드신호는 그레이-바이너리변환회로(32)에 공급되어 2치화되고, 이 그레이-바이너리변환회로(32)로부터 출력되는 2치화데이터는 래치회로(33)에 공급되어 래치된 다음 클록신호(/CK, CK)에 동기되어 상기 래치회로(33)로부터 8비트의 디지탈데이터(D1∼D8)가 출력된다. 또, A/D변환이 가능한 비트수를 초과하는 경우에는 상기 엔코더(31)로부터 오버플로우(overflow)를 나타내는 신호가 출력된다.
제7도는 상기 제 6도에 도시된 회로에서 래칭비교회로(CL1∼CL256)의 구성예를 나타낸 회로도로서, 이 회로는 NPN형 바이폴라 트랜지스터(Q1 ∼Q26)와 저항(R1,R13)을 포함하여 구성되고, 상기 바이폴라 트랜지스터((Q1,Q4)는 상기 제1d도에서 트랜지스터(Tr3)와 동일한 구조, 즉 에미터 영역과 에미터배선 사이에 다결정실리콘으로 이루어진 에미터전극이 개재된 구조가 채용되어 있다.
트랜지스터(Q1)의 베이스에는 아날로그 입력신호(VIN)가 공급되는 제 1입력단자(41)가 공급되고, 트랜지스터(Q2)의 베이스에는 기준전압(VREF)가 인가되는 제 2입력단자(42)가 접속된다. 상기 트랜지스터(Q1, Q2)의 콜렉터에는 각각 접지전위(GND)가 인가되는 전원단자(43)가 접속되고, 에미터에는 각각 트랜지스터(Q3, Q4)의 베이스 및 트랜지스터(Q5, Q6)의 콜렉터가 접속된다. 또, 상기 트랜지스터(Q3, Q4)의 각 콜렉터와 전원단자(43) 사이에는 각각 저항(R1, R2)이 접속되고, 에미터는 공통 접속된다. 상기 트랜지스터(Q3, Q4)의 에미터공통접속점에는 트랜지스터(Q6)의 콜렉터가 접속되고, 상기 트랜지스터(Q5, Q6, Q7)의 베이스에는 바이어스전위(VB)가 인가되는 바이어스단자(44)가 접속되며, 상기 트랜지스터(Q5, Q6, Q7)의 각 에미터와 전원전위(VEE)가 인가되는 전원단자(45)의 사이에는 각각 저항(R3 R4, R5)이 접속된다. 또, 트랜지스터(Q8)의 베이스에는 트랜지스터(Q3)의 콜렉터가 접속됨과 더불어 콜렉터에는 전원단자(43)가 접속되는 한편, 에미터에는 트랜지스터(Q10)의 콜렉터가 접속되고, 트랜지스터(Q9)의 베이스에는 트랜지스터(Q4)의 콜렉터가 접속됨과 더불어 콜렉터에는 전원단자(43)가 접속되며, 에미터에는 트랜지스터(Q11)의 콜렉터가 접속된다.
또, 상기 트랜지스터(Q10,Q11)의 각 베이스에는 상기 바이어스단자(44)가 접속됨과 더불어 에미터와 전원단자(45)의 사이에는 저항(R6, R7)이 접속된다.
또, 트랜지스터(Q15)의 베이스에는 트랜지스터(Q8)의 에미터가 접속되고, 트랜지스터(Q16)의 베이스에는 트랜지스터(Q9)의 에미터가 접속되며, 이들 트랜지스터(Q15,Q16)의 에미터는 트랜지스터(Q17)의 콜렉터에 접속된다. 또, 상기 트랜지스터(Q15)의 에미터는 트랜지스터(Q13)의 에미터가, 상기 트랜지스터(Q16)의 콜렉터에는 트랜지스터(Q14)의 에미터가 각각 접속되고, 상기 트랜지스터(Q13,Q14)의 베이스에는 전원단자(43)가 접속되는 한편 콜렉터와 전원단자(43) 사이에는 각각 저항(R8, R9)이 접속된다.
트랜지스터(Q15)의 베이스에는 트랜지스터(Q8)의 에미터가 접속되고, 트랜지스터(Q16)의 베이스에는 트랜지스터(Q9)의 에미터가 접속되며, 이들 트랜지스터(Q15,Q16)의 에미터는 트랜지스터(Q17)의 콜렉터에 접속된다. 또, 상기 트랜지스터(Q15)의 콜렉터에는 트랜지스터(Q13)의 에미터가, 상기 트랜지스터(Q16)의 콜렉터에는 트랜지스터(Q14)의 에미터가 각각 접속되고, 상기 트랜지스터(Q13,Q14)의 베이스에는 전원단자(43)가 접속되는 한편 콜렉터와 전원단자(43) 사이에는 각각 저항 (R8,R9)이 접속된다.
그리고, 트랜지스터(Q21)의 베이스에는 트랜지스터(Q14)의 콜렉터가, 콜렉터에는 트랜지스터(Q13)의 콜렉터가 각각 접속되고, 트랜지스터(Q22)의 베이스에는 트랜지스터(Q13)의 콜렉터가, 콜렉터에는 트랜지스터(Q14)의 콜렉터가 각각 접속된다. 또, 상기 트랜지스터(Q21,Q22)의 에미터는 공통접속되고, 이 에미터 공통접속점에는 트랜지스터(Q20,Q19)의 콜렉터가 각각 접속된다. 상기 트랜지스터(Q17)의 베이스에는 클록신호(/CK)가 공급되는 클록입력단자(46-2)가 접속된다. 이 공통접속점에는 트랜지스터(Q18)의 콜렉터가 접속되고, 이 트랜지스터의 베이스에는 바이어스 단자(44)가 접속되며, 에미터와 전원단자(45) 사이에는 저항(R10)이 접속된다.
그러나, 상기 트랜지스터(Q19)의 베이스에는 바이어스단자(44)가 접속되고, 에미터에는 저항(R11)의 일단이 접속되며, 이 저항(R11)의 다른단에는 상기 트랜지스터(Q18)의 에미터와 저항(R10)의 접속점이 접속된다.
트랜지스터(Q23)의 베이스에는 트랜지스터(Q13)의 콜렉터가, 콜렉터에는 전원단자(43)가, 에미터에는 출력신호(Q)를 출력하기 위한 출력단자(47-1)가 각각 접속된다. 또, 트랜지스터(Q24)의 베이스에는 트랜지스터(Q14)의 콜렉터가, 콜렉터에는 전원단자(43)가, 에미터에는 출력신호(Q)를 출력하기 위한 출력단자(47-2)가 각각 접속된다.
상기 트랜지스터(Q23,Q24)의 에미터에는 각각 트랜지스터(Q25,Q26)의 콜렉터가 접속되고, 상기 트랜지스터(Q25,Q26)의 베이스에는 바이어스단자(44)가 접속되며, 각 에미터와 전원단자(45) 사이에는 각각 저항(R12, R13)이 접속된다.
상기한 바와 같은 구성에 있어서, 트랜지스터(Q1∼Q11)와 저항 (R1∼R7)은 차동증폭기를 구성하게 되고, 트랜지스터(Q1,Q2)는 아날로그입력신호(VIN)와 기준전압(VREF)을 비교하여 증폭하기 위한 차동입력트랜지스터로서, 이들 차동입력트랜지스터(Q1,Q2)의 에미터가 트랜지스터(Q3,Q4)에 의해 더욱 증폭된다. 여기서, 상기 트랜지스터(Q1,Q2);Q3,Q4)에는 각각 높은 정합성이 요구됨에 따라 이들 트랜지스터(Q1∼ Q4)에는 에미터영역에 에미터영역에 에미터배선이 접촉된 구조가 채용되어 있다.
또, 트랜지스터(Q5,Q6,Q7,Q10,Q11)의 저항(R3∼R7)은 정전류원으로 작동하게 되고, 트랜지스터(Q8, Q9)는 상기 차동증폭기의 출력 트랜지스터로서, 이들 출력트랜지스터(Q8, Q9)의 에미터로부터 얻어진 차동증폭출력은 트랜지스터(Q13∼ Q26)와 저항(R8∼R13)으로 구성된 래치회로에 공급된다. 이 래치회로는 클록신호(/CK,CK)에 의해 동작이 제어되고, 상기 트랜지스터(Q8,Q9)의 에미터로부터 출력되는 차동증폭출력이 트랜지스터(Q13∼Q19)와 저항 저항(R8∼R11)으로 이루어진 래치부에 래치된다. 이 래치부에 의한 래치출력은 트랜지스터(Q23,Q24)와 저항 (R12,R13)으로 이루어진 출력부로부터 출력되고, 출력단자(47-1,47-2)로부터 상기 아날로그입력신호(VIN)와 기준전압 (VREF)과의 차동증폭출력(/Q,,Q)이 클록신호(/CK, CK)에 동기되어 출력된다.
또 상기 바이폴라 트랜지스터(Q5∼Q26)에는 상기 트랜지스터(Q1∼Q4)와 같은 높은 정합성이 요구되지 않으므로 고성능이면서, 저소비전력인 트랜지스터쪽이 유리하게 되고, 이에 따라 에미터영역과 에미터배선 사이에 다결정실리콘으로 이루어진 에미터전극이 개재된 구조가 채용되어 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것을 아니다.
[발명의 효과]
이상 설명한 바와 같이, 본 발명에 의하면, 우수한 정합성을 갖는 바이폴라 트랜지스터와 고성능이면서 저소비전력인 바이폴라 트랜지스터가 작은 면적내에 집적된 반도체 집적회로장치가 제공된다.

Claims (10)

  1. 제1도전형 반도체기체(반도체기판 ; 1)와, 이 반도체기체(1)의 주표면영역중에 형성되면서 아날로그신호에 응답하여 동작함과 더불어 각각 콜렉터영역과 베이스영역 및 에미터영역을 제 1 및 제 2바이폴라 트랜지스터(Tr1, Tr2), 이 제 1 및 제 2바이폴라트랜지스터(Tr1, Tr2)의 에미터영역상에 직접 접촉 되도록 형성된 제1배선층 (17-1,17-2), 상기 반도체기체(1)의 주표면영역중에 형성되면서 디지탈신호에 응답하여 동작함과 더불어 콜렉터영역과 베이스영역 및 에미터영역을 갖춘 3바이폴라 트랜지스터(Tr3) 및, 이 제 3바이폴라 트랜지스터(Tr3)의 에미터영역상에 직접 접촉되도록 형성된 다결정실리콘층(11)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 다결정실리콘층(11)상에 접해서 형성되는 제 2배선층(17-3)을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 다결정실리콘층(11)상에 형성되는 고융점금속층(19)을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 다결정실리콘층(11)은 제 2도전형 불순물을 함유하여 구성된 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 제 1 및 제 2바이폴라 트랜지스터(Tr1, Tr2)의 콜렉터영역은 각각 상기 반도체기체(1)의 주표면영역중에 형성된 제 2도전형 콜렉터매립층과, 이 콜렉터매립층의 일부의 제 1영역상에 형성되어 콜렉터로서 기능하는 제 2도전형 제 1불순물확산영역 및 , 상기 콜렉터매립층의 일부의 상기 제 1영역과는 간격을 두고 떨어진 제 2영역상에 형성되는 제 2도전형 콜렉터취출영역을 포함하여 구성된 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 제 1 및 제 2바이폴라 트랜지스터(Tr1, Tr2)의 베이스영역이 각각 상기 콜렉터영역의 표면영역중에 형성되는 제 1도전형 제 2불순물확산영역으로 구성된 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 제 1 및 제 2바이폴라 트랜지스터(Tr1, Tr2)의 에미터영역은 상기 베이스영역의 표면영역중에 형성되는 제 2도전형 제 3불순물확산영역으로 구성된 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 제 3바이폴라 트랜지스터(Tr3)의 콜렉터영역은 상기 반도체기체(1)의 주표면영역중에 형성되는 제 2도전형콜렉터매립층과, 이 콜렉터매립층의 일부의 제 1영역상에 형성되어 콜렉터로서 기능하는 제 2도전형 제 1불순물확산영역 및 상기 콜렉터매립층의 일부의 상기 제 1영역과는 간격을 두고 떨어진 제 2영역상에 형성되는 제 2도전형 콜렉터취출영역을 포함하여 구성된 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 제 3바이폴라 트랜지스터(Tr3)의 베이스영역은 상기 콜렉터영역의 표면영역중에 형성되는 제 1도전형 제 2불순물확산영역으로 구성된 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 제 3바이폴라 트랜지스터(Tr3)의 에미터영역은 상기 다결정실리콘층(11)으로부터 상기 베이스영역의 표면영역중에 불순물이 확산되어 형성되는 제 2도전형 제 3불순물확산영역으로 구성된 것을 특징으로 하는 반도체장치.
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