KR940003307A - 1 바이트 래치를 이용한 보드간 데이타 전송장치 - Google Patents

1 바이트 래치를 이용한 보드간 데이타 전송장치 Download PDF

Info

Publication number
KR940003307A
KR940003307A KR1019920012088A KR920012088A KR940003307A KR 940003307 A KR940003307 A KR 940003307A KR 1019920012088 A KR1019920012088 A KR 1019920012088A KR 920012088 A KR920012088 A KR 920012088A KR 940003307 A KR940003307 A KR 940003307A
Authority
KR
South Korea
Prior art keywords
output
input
gate
processor board
signal
Prior art date
Application number
KR1019920012088A
Other languages
English (en)
Other versions
KR950002316B1 (ko
Inventor
권성욱
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019920012088A priority Critical patent/KR950002316B1/ko
Publication of KR940003307A publication Critical patent/KR940003307A/ko
Application granted granted Critical
Publication of KR950002316B1 publication Critical patent/KR950002316B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/41—Bandwidth or redundancy reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

본 발명은 그룹 4팩시밀리 장치 중에서 화상입력부 보드에서 독취한 화상데이타를 중앙제어부 보드로 전송하는 1바이트 래치를 이용한 보드간 데이타 전송장치에 관한 것으로, 데이타 전송부(6)를 이용함으로써 간단한 회로로 데이타의 전송을 가능하게 할 뿐 아니라, DMA 동작 사이에 간단한 다른 일을 처리할 수가 있으므로 블럭(BLOCK) 전송으로 인한 화질 상의 문제점을 해결하는 효과를 얻을 수 있다.

Description

1바이트 래치를 이용한 보드간 데이타 전송장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 블럭 구성도.
제 2 도는 본 발명의 타이밍도.
제 3 도는 데이타 전송부의 세부 구성도.

Claims (1)

  1. 제 1 프로세서 보드(26)와 제 2 프로세서 보드(27)와 데이타 전송부(6)로 구성된 1바이트 래치를 이용한 보드간 데이타 전송장치에 있어서; 제 1 프로세서 보드(26)에서 DMA 시작신호를 일입력단으로 하는 앤드게이트(16)와, 상기 앤드게이트(16)에서 논리곱한 출력값을 클럭단으로 입력받고 D 입력단은 전원에 연결되며 출력단(Q)으로는 데이타 요구신호(DREQ)를 내는 제2 D 플립-플롭(14)과, 칩선택신호(/PCS)를 일입력단으로 입력하고 쓰기(/WR)신호를 타입력으로 하여 출력을 상기 제2 D 플립-플롭(14)으로 보내는 제1 OR 게이트(15)와, 제 2 프로세서 보드(27)로부터 데이타 응답신호(/DACK)를 일입력으로 하고 타입력단은 입출력읽기(/IOR)신호로 하여 논리합한 신호의 출력을 상기 앤드게이트(16)의 타입력단으로 입력하는 제2 OR 게이트(17)와, 상기 제 2 프로세서 보드(27)로부터 어드레스 인에이블(AEN)신호를 반전시키는 제 1 인버터(18)와, 상기 제 1 인버터(18)의 출력을 일입력으로 하고 타입력단에는 상기 제2 OR 게이트(17)의 출력을 입력으로 하여 논리합하는 OR 게이트(19)와, 상기 제2 OR 게이트(17)의 출력을 입력으로 하고 상기 제1 OR 게이트(15)의 출력을 클럭단으로 입력받아 출력단(Q)으로 메모리 데이타 요구신호(MDREQ)를 출력하는 제1 D 플립-플롭(13)과, 상기 제 1 프로세서 보드(26)로부터의 출력을 D 입력단으로 입력받고 상기 제1 OR 게이트(15)로부터의 출력을 클럭단으로 입력받는 래치(11)와, 상기 래치(11)의 출력단(Q)으로부터의 출력을 입력으로 하고 상기 제3 OR 게이트(19)의 출력을 입력받으며 상기 제 2 프로세서 보드(27)로부터의 입력을 받아 동작의 방향을 정하도록 구성된 버퍼(12)와, 상기 제 1 프로세서 보드(26)로부터의 어드레스신호(A0)를 반전시키는 제 2 인버터(21)와, 상기 제 1 프로세서 보드(26)로부터의 칩선택신호(/PCS)를 일입력으로 하고 타입력단에는 상기 제 2 인버터(21)의 출력을 입력으로 하여 논리합하는 제4 OR 게이트(20)와, 상기 제4 OR 게이트(20)의 출력을 일입력으로 하고 상기 제 1 프로세서 보드(26)로부터의 쓰기(/WR)신호를 타입력으로 하여 논리합하는 제5 OR 게이트(22)와, 상기 제 2 프로세서 보드(27)로부터 칩선택 신호(/CS)를 일입력으로 하고 상기 제 2 프로세서 보드(27)로부터의 칩선택 신(/CS)를 일입력으로 하고 상기 제2프로세서 보드(27)로부터의 어드레스신호(A0)를 타입력으로 하여 논리합하는 제6 OR 게이트(25)와, 상기 제6 OR 게이트(25)의 출력을 일입력으로 하고 상기 제 2 프로세서 보드(27)로부터의 입출력읽기(/IOR)신호를 타입력으로 하여 논리합하는 제7 OR 게이트(24), 및 상기 제7 OR 게이트(24)의 출력을 클럭단으로 입력받고 상기 제5 OR 게이트(22)의 출력을 입력으로 하여 출력단(Q)으로 인터럽트 요구신호(IRQ)를 내는 제3 D 플립-플롭(23)을 구비한 것을 특징으로 하는 1바이트 래치를 이용한 보드간 데이터 전송장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920012088A 1992-07-07 1992-07-07 1바이트 래치를 이용한 보드간 데이타 전송장치 KR950002316B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920012088A KR950002316B1 (ko) 1992-07-07 1992-07-07 1바이트 래치를 이용한 보드간 데이타 전송장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920012088A KR950002316B1 (ko) 1992-07-07 1992-07-07 1바이트 래치를 이용한 보드간 데이타 전송장치

Publications (2)

Publication Number Publication Date
KR940003307A true KR940003307A (ko) 1994-02-21
KR950002316B1 KR950002316B1 (ko) 1995-03-16

Family

ID=19335981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920012088A KR950002316B1 (ko) 1992-07-07 1992-07-07 1바이트 래치를 이용한 보드간 데이타 전송장치

Country Status (1)

Country Link
KR (1) KR950002316B1 (ko)

Also Published As

Publication number Publication date
KR950002316B1 (ko) 1995-03-16

Similar Documents

Publication Publication Date Title
KR960025719A (ko) 깊이와 폭을 조정가능한 선입선출 버퍼
EP0658852A3 (en) Computer system with derived local bus
KR870010444A (ko) 데이터 프로세서
KR940003307A (ko) 1 바이트 래치를 이용한 보드간 데이타 전송장치
KR940010580A (ko) 데이타 전송 제어용 인터페이스 회로
JP2563679B2 (ja) 双方向入出力信号分離回路
US5823871A (en) Interface control device for use with TV game equipment
KR910010327A (ko) Dma 검증 동작을 하는 플로피 디스크 제어기
KR890005288B1 (ko) 인터페이스 회로
KR910003512A (ko) 중앙처리장치와 주변 입출력 장치와의 인터페이스 회로
JPS59170933A (ja) プリンタにおける入力デ−タ制御装置
KR890007172A (ko) 퍼스컴의 입출력 스캔장치
JPS6425267A (en) Data transfer confirming system
KR0118651Y1 (ko) 피씨와 이미지 프로세서의 인터페이스장치
KR920013130A (ko) 데이타 버퍼램을 이용한 입출력 처리기
KR960024861A (ko) 프린터의 병렬 인터페이스 제어장치 및 방법
KR890015538A (ko) Dma 제어기와 결합한 인터페이스 회로 및 인터페이스 방법
JPS60117847A (ja) デ−タ制御回路
KR930010727A (ko) 컴퓨터 시스템의 dma 어드레스 확장장치
KR20000046810A (ko) 선입선출 메모리를 이용한 데이터 전송장치
JPS56114026A (en) Data processor
KR920018569A (ko) 화상데이타의 고속전송을 위한 인터페이스 회로
KR940017592A (ko) 메모리보드의 라이트 래치제어장치
KR880008202A (ko) 레이저 프린터의 직렬 데이타 전송장치
JPS61112272A (ja) マイクロコンピユ−タ応用装置

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee