Claims (5)
MAC 신호 입력단(MACI)에 연결되어 입력되는 MAC 신호의 라인 싱크를 검출하여 프레임 싱크를 검출하는 제 1 프레임 싱크 검출부(10)와, 상기 MAC 신호 입력단(MACI)에 연결되어 입력되는 MAC 신호의 프레임 싱크를 이용하여 프레임 싱크를 검출하는 제 2 프레임 싱크 검출부(20)와, 상기 제 1, 제 2 프레임 싱크 검출부(10), (20)에 연결되어 상기 제 1 프레임 싱크 검출부(10) 또는 제 2 프레임 싱크 검출부(20)에서 프레임 싱크 검출시 상기 MAC 신호 입력단(MACI)으로부터 입력되는 신호를 프레임 싱크라 판별하는 프레임 싱크 판별부(30)로 구비되는 MAC 시스템의 프레임 싱크 검출회로.A first frame sync detector 10 detecting a frame sync by detecting a line sync of a MAC signal input and connected to a MAC signal input terminal (MACI), and a frame of a MAC signal connected and input to the MAC signal input terminal (MACI) A second frame sync detector 20 that detects frame sync using a sync; and a first frame sync detector 10 or a second unit connected to the first and second frame sync detectors 10 and 20 Frame sync detection circuit of the MAC system provided with a frame sync determiner (30) for determining the frame sync signal received from the MAC signal input terminal (MACI) when the frame sync detection in the frame sync detection unit (20).
제 1 항에 있어서, 상기 제 1 프레임 싱크 검출부(10)는, MAC 신호 입력단(MACI)에 연결되어 입력되는 MAC 신호로부터 기수라인 싱크 워드 및 우수라인 싱크 워드를 검출하는 W1 및 W2 감지기(11), (12)와, 상기 W1 및 W2 감지기(11), (12)에 연결되어 상기 W1 및 W2 감지기(11), (12)의 출력과 이 출력된 신호가 1H 딜레이 된 신호를 논리곱하는 앤드게이트(AND4), (AND5)와, 상기 앤드게이트(AND4), (AND5)에 연결되어 이 앤드게이트(AND4), (AND5)의 출력과 이 출력이 2H 딜레이 된 신호를 논리곱하는 앤드게이트(AND6), (AND7)와, 상기 앤드게이트(AND6), (AND7)에 연결되어 이 앤드게이트(AND6), (AND7)의 출력을 논리합하는 오아게이트(OR1)로 구성되는 MAC 시스템의 프레임 싱크 검출회로.The W1 and W2 detectors of claim 1, wherein the first frame sync detector 10 detects the odd-line sync word and even-line sync word from a MAC signal input and connected to a MAC signal input terminal (MACI). And an AND gate connected to the W1 and W2 detectors 11 and 12 to logically multiply the output of the W1 and W2 detectors 11 and 12 and the output signal by the 1H delayed signal. An AND gate AND6 connected to the AND4 and AND5 and the AND gate AND4 and AND5 to logically multiply the output of the AND gate AND4 and the output of the 2H delayed signal. And (AND7) and an OR gate (OR1) connected to the AND gates (AND6) and (AND7) and configured to OR the outputs of the AND gates (AND6) and (AND7).
제 1 항에 있어서, 상기 제 2 프레임 싱크 검출부(20)는, 송신측에서 전송한 프레임 싱크 워드와 동일한 프레임 싱크 워드를 발생하는 가상 프레임 싱크 발생부(21)와, 상기 MAC 신호 입력단(MACI) 및 가상 프레임 싱크 발생부(21)에 연결되어 상기 MAC 신호 입력단(MACI) 및 가상 프레임 싱크 발생부(21)로부터 입력되는 신호를 비교하여 프레임 싱크 워드의 에러를 검출하는 프레임 싱크 워드 에러검출부(22)와, 상기 프레임 싱크 워드 에러검출부(22)에 연결되어 프레임 싱크 에러검출부(22)의 하이 출력을 검출하는 펄스 갯수 검출부(23)와, 상기 펄스 갯수 검출부(23)에 연결되어 펄스 갯수 검출부(23)에서 4개 이상의 하이펄스를 검출하면 펄스를 발생시키는 펄스발생부(24)로 구성되는 MAC 시스템의 프레임 싱크 검출회로.2. The second frame sync detection unit (20) according to claim 1, wherein the second frame sync detector (20) includes a virtual frame sync generator (21) for generating the same frame sync word as the frame sync word transmitted from the transmitter, and the MAC signal input terminal (MACI). And a frame sync word error detector 22 connected to the virtual frame sync generator 21 to compare the signals input from the MAC signal input terminal MACI and the virtual frame sync generator 21 to detect an error of a frame sync word. ), A pulse number detector 23 connected to the frame sync word error detector 22 to detect a high output of the frame sync error detector 22, and a pulse number detector connected to the pulse number detector 23. 23. A frame sync detection circuit of a MAC system comprising a pulse generator (24) for generating pulses when four or more high pulses are detected in (23).
제 3 항에 있어서, 상기 프레임 싱크 워드 에러검출부(22)는 상기 MAC 신호 입력단(MACI) 및 가상프레임 싱크 발생부(21)에 연결되어 상기 MAC 신호 입력단(MACI) 및 가상 프레임 싱크 발생부(21)로부터의 신호를 익스클루시브 오아시키는 익스클루시브 오아게이트(EX-OR1)로 구성되는 MAC 시스템의 프레임 싱크 검출회로.4. The frame sync word error detector 22 is connected to the MAC signal input terminal (MACI) and the virtual frame sync generator 21, and the MAC signal input terminal (MACI) and the virtual frame sync generator 21 are generated. A frame sync detection circuit of an MAC system, comprising an exclusive oragate (EX-OR1) for exclusively ORing a signal from the < RTI ID = 0.0 >
제 1 항에 있어서, 상기 프레임 싱크 판별부(30)는, 상기 제 1 프레임 싱크 검출부(10)에 연결되어 제 1 프레임 싱크 검출부(10)의 출력과 제 2 프레임 싱크 검출부(20)의 출력을 메칭시키기 위해 상기 제 1 프레임 싱크 검출부(10)의 출력을 딜레이시키는 딜레이부(31)와, 상기 펄스 발생부(24) 및 딜레이부(31)에 연결되어 상기 펄스 발생부(24)의 출력과 딜레이부(31)의 출력을 논리합하여 프레임 싱크를 판별하는 오아게이트(OR2)로 구성되는 MAC 시스템의 프레임 싱크 검출회로.The frame sync determiner 30 is connected to the first frame sync detector 10 to output the first frame sync detector 10 and the output of the second frame sync detector 20. A delay unit 31 for delaying an output of the first frame sync detector 10, a pulse generator 24, and a delay unit 31 to match the output of the pulse generator 24. A frame sync detection circuit of a MAC system, comprising an OR gate (OR2) for ORing the output of the delay unit (31) to determine frame sync.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.