Claims (2)
디지탈 무선통신 시스템의 수신정보처리장치에 있어서, 안테나(ANT)를 통해 수신된 신호를 복조 출력하는 수신부(10)와, 상기 수신부(10)에서 복조 출력된 신호를 입력하여 로컬 클럭에 동기시켜 복원된 클럭(RxC)과 데이타(RxD)를 각각 출력하는 데이타 및 클럭복원회로(11)와, 상기 데이타 및 클럭복원회로(11)에서 출력된 데이타(RxD)를 상기 복원클럭(RxC)에 동기시켜 병렬 데이타로 변환 출력하는 제1직병렬변환부(12)와, 상기 제1직병렬변환부(12)에서 변환된 병렬 데이타를 버퍼링 하는 제1버퍼(13)와, 상기 데이타 및 클럭복훤회로(11)에서 출력된 데이타(RxD)를 상기 복원클럭(RxC)에 동기 시켜 64비트의 병렬 데이타로 변환 출력하는 제2직병렬변환부(14)와, 기준 프레임 동기패턴과 프레임 동기 패턴 인식을 위한 한계값을 데이타 버스를 통해 발생하고, 수신정보를 읽어들여 분석한 후 제어정보와 음성 및 데 이타정보를 구분하여 수신된 정보를 처리하는 CPU(25)와, 상기 CPU(25)에서 발생된 기준 프레임 동기 패턴을 기록제어신호(WR)에 의해 래치 시키는 제1래치(16)와, 상기 CPU(25)에서 발생된 프레임 동기 패턴인식을 위한 한계값을 기록제어신호(WR)에 의해 래치 시키는 제2래치(20)와, 상기 CPU(25)에서 발생된 프레임 동기 패턴인식을 위한 한계값을 반전시켜 기록제어신호(WR)에 의해 래치 시키는 제3래치(22)와, 상기 제2직병렬변환부(14)에서 변환된 64비트의 병렬데이타와 상기 제1래치(16)에서 래치 출력된 기준 프레임 동기패턴을 비교하여 동일비트의 정보를 검출하는 제1비교기(15)와, 상기 제1비교기(15)에서 검출한 기준 프레임 동기패턴과 동일한 비트정보의 수를 카운팅 하는 카운터(17)와, 상기 카운터(17)의 카운팅값을 버퍼링하는 제2버퍼(18)와, 상기 카운터(17)의 카운팅 값과 상기 제2래치(20)에서 래치출력된 프레임 동기패턴의 인식을 위한 한계값과 비교하여 정프레임 동기패턴을 검출하는 제2비교기(19)와, 상기 카운터(17)의 카운팅값과 상기 제3래치(22)에서 래치출력된 프레임 동기패턴의 인식을 위한 반전된 한계값과 비교하여 부프레임 동기 패턴을 검출하는 제3비교기(21)와, 상기 제2비교기(19)의 정프레임 동기패턴 검출신호와 상기 제3비교기(21)의 부프레임 동기패턴 검출신호를 논리합하여 프레임 검출신호를 출력하는 논리게이트(23)와, 상기 클럭복원회로(11)의 복원클럭신호(RxC)를 입력하여 16비트마다 인터럽트신호를 발생하는 분주기(24)로 구성됨을 특징으로 하는 장치.A reception information processing apparatus of a digital wireless communication system, comprising: a receiver (10) for demodulating and outputting a signal received through an antenna (ANT), and a signal demodulated and output from the receiver (10) in synchronization with a local clock for restoration; The data and clock recovery circuit 11 outputting the clock RxC and the data RxD, respectively, and the data RxD output from the data and clock recovery circuit 11 are synchronized with the recovery clock RxC. A first serial-to-parallel converter 12 for converting and outputting the parallel data, a first buffer 13 for buffering the parallel data converted by the first-to-parallel converter 12, and the data and clock recovery circuit ( 11) a second serial-to-parallel converter 14 for converting the data RxD outputted from 11) into 64-bit parallel data in synchronization with the recovery clock RxC, and for recognizing a reference frame sync pattern and a frame sync pattern. Generate limit values via the data bus and receive CPU 25 for processing the received information by dividing the control information and the voice and data information after reading and analyzing the data, and latching the reference frame sync pattern generated by the CPU 25 by the write control signal WR. The first latch 16 to be latched, the second latch 20 to latch the threshold value for the frame synchronization pattern recognition generated by the CPU 25 by the write control signal WR, and the CPU 25 A third latch 22 for inverting the threshold value for the generated frame sync pattern recognition and latching it by the write control signal WR, parallel data of 64 bits converted by the second serial-to-parallel converter 14, A first comparator 15 which compares the reference frame synchronization pattern latched and output by the first latch 16 to detect information of the same bit, and a bit that is the same as the reference frame synchronization pattern detected by the first comparator 15 Counter 17 for counting the number of information and the counting value of the counter 17 A second frame 18 for buffering the second buffer 18 and a count value of the counter 17 and a threshold value for recognizing the frame sync pattern latched by the second latch 20 to detect the forward frame sync pattern; A third comparator 19 and a third frame for detecting the subframe synchronization pattern by comparing the counted value of the counter 17 with an inverted threshold value for recognizing the frame synchronization pattern latched from the third latch 22; A comparator 21, a logic gate 23 for outputting a frame detection signal by ORing the normal frame synchronization pattern detection signal of the second comparator 19 and the subframe synchronization pattern detection signal of the third comparator 21; And a divider (24) for generating an interrupt signal every 16 bits by inputting a recovery clock signal (RxC) of the clock recovery circuit (11).
디지탈 무선통신시스템의 수신정보처리 방법에 있어서, 프레임 검출신호를 읽어들여 프레임 시작인가 검사하는 제1과정과. 상기 제1과정에서 프레임의 시작이면 프레임 동기패턴 인식정보를 읽어들여 제어용 프레임인지 음성 및 데이타용 프레임인지를 구분하여 해당 프레임의 정보처리 상태를 결정한 후 수신상태로 전환하는 제2과정과, 상기 제1과정에서 프레임의 시작이 아니면 수신상태에서 데이타를 읽어들여 제어정보처리 상태인지 음성 및 데이타 정보처리 상태인지를 구분하여 정보처리를 하는 제3과정과, 상기 제3과정에서 정보를 처리한 후 프레임 검출신호를 읽어들여 프레임의 끝을 검출하여 수신대기상태로 전환하는 제4과정으로 이루어짐을 특징으로 하는 장치.A reception information processing method of a digital wireless communication system, comprising: a first step of reading a frame detection signal and checking whether a frame starts; A second step of determining whether an information processing state of a corresponding frame is determined by reading frame sync pattern recognition information at the beginning of the frame in the first step to determine whether the frame is a control frame or a voice and data frame; In step 1, if the frame is not at the beginning of the frame, data is read and received in the reception state and the control information processing state is the voice and data information processing state. And a fourth process of reading the detection signal and detecting the end of the frame to switch to the reception standby state.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.