KR940001386A - BiCMOS 소자의 제조방법 - Google Patents

Abstract

본 발명은 BiCMOS소자의 제조방법에 관한 것으로 게이트용 폴리 실리콘을 바이폴라 트랜지스터의 에미터와 베이스간에도 형성함으로써 LDD구조를 위한 NMOS트랜지스터의 N형 이온주입을 방지하고 스페이서 형성시에 에칭과정에서 에미터와 베 이스간의 누설전류를 줄임으로써 전류중폭율이 우수한 BiCMOS 소자의 제조방법 이 다.

Description

BiCMOS 소자의 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2 (A) 내지 제2도(G)는 본 발명에 의한 BiCMOS 소자의 제조방법을 나타낸 공정순서단면도.

Claims (3)

1. 제1도전형의 웰내에 제2도전형의 불순물이 확산되어 형성된 LDD구조의 소오스 및 드레인과 게이트로 이루어진 제1M0S트랜지스터, 제2도전형의 웰내에 제1도전형의 불순물이 확산되어 헝성된 LDD 구조의 소오스 및 드레인과 게이트로 이루어진 제2MOS트랜지스터, 그리고 제1도전형의 웰내에 제2도전헝의 불순물이 확산되어 형성된 베 이스와 콜렉터, 상기 베 이스영 역 내에 제 1도전형의 불순물이 확산되어 형성된 에미 터로 이루어진 하나의 바이폴라 트랜지스터로 구성된 BiCMOS 소자의 제조방법 에 있어서, 상기 제 1도전형의 웰(1) , 제2도전형의 웰(2)및 액티브 영역을 분리하기 위한 필드산화막(3)을 형성하고, 상기 바이플라 트랜지스터의 베이스 영역 형성용 포토레지스트 패 턴 (PRI)을 형성한 후 제2도전형 이온을 주입하여 베이스영역(4)을 형성한 후 상기 포토레지스트 패턴(PRI)을 제거 한 후 그 결과물 전면에 게이트 절연막 (5) 및 폴리 실 리콘층을 차례로 형성 하고 통상의 포토리소 그래피공정으로 상기 폴리실리콘충의 소정영역을 제거하여 상기 제1,2MOS트랜지스터의 게이트용 폴리실리콘층(6)과 바이폴라 트랜지스터의 에미터와 베이스 사이에 폴리실리콘층(6a)을 형성하며 제1MOS 트랜지스터의 LDD구조를 위해 제1도전형 이온을 주입하여 제1도전형 이온주입영역(7)을 형성하는 공정과, 상기 공정후 스페이서 형성용 산화막을 형성한 다음 전면에 걸럭 에치백(etch-back)을 실시하여 상기 게이트용 폴리실리콘(6,6a) 측벽에 스페이서(8)을 형성한 후 제1도전헝의 이온을 고농도로 도핑하여 제2MOS 트랜 지스터 의 소오스/드레인 영역(11)과 바이폴라 트랜지스터의외인성 베이스 영역(12)을 형성하며 통상이 공정으로 절연막(13) 및 금속단자(14)률 형성하는 공정으로 이루어진 것을 특징으로 하는 BiCMOS 소자의 제조방법.
2. 제1항에 있어서, 상기 베이스 영역 (4)을 형성하는 공정을 게이트용 폴리실리콘 형성 이전에 실시하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
3. 제1항에 있어서, 상기 게이트용 폴리실리콘(6a)은 LDD,DDD구조를 위한 제1도전형 이온주입 및 스페이서(8)형성을 위한 에칭공정으로 부터 바이폴라 트랜지스터의 에미터와 베이스간을 보호해주기 위해 형성하는 것을 특징으로 하는 BiCMOS소자의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.