KR930701815A - 자체증폭 동적 모스(mos) 트랜지스터 저장셀에 대한 배열 - Google Patents

자체증폭 동적 모스(mos) 트랜지스터 저장셀에 대한 배열

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KR930701815A
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Abstract

본 발명은 각 경우에 모스 선택 트랜지스터(AT)를 구비하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열에 관한 것으로서 상기 트랜지스터의 게이트는 워드라인(WL) 및 모스 저장 트랜지스터(ST)의 게이트와 접속되며 전하 저장용 캐패시터(C)가 작동한다. 이러한 자체 증폭 저장셀은 하나의 비트라인(BL) 및 워드라인(WL)에서 판독 및 기록될 수 있다. 두 개의 트랜지스터(AT 및 ST)는 직렬로 접속되며 공통드레인 소오스 영역(DS)은 전압가변 저항기(VR)를 경유하여 제어 트랜지스터의 게이트 전극(GST)와 접속된다. 본 발명의 장점은 무엇보다도 상기 셀 구조가 감소하는 비트라인(BL)에서 판독할 수 있는 전하량(Q)이 없는 규모일 수 있고 판독될 수 있는 전하량(Q)이 저장 트랜지스터(ST)의 게이트에서 작용하는 캐패시터(C)에서 저장된 전하보다 크며 두 개의 모스 트랜지스터(AT 및 ST)는 비교적 간단하게 생산할 수 있다는 점에 있다.

Description

자체증폭 동적 모스(MOS) 트랜지스터 저장셀에 대한 배열
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 각 경우에 전압가변 저항기로서 n+n형 접합을 구비하는 평면구저의 트랜지스터에 대한 본 발명에 따른 저장셀 배열의 두 개의 인접 모스 트랜지스터 저장셀의 단면도, 제2도는 평면설계이며 전압가변 저항기로서 쇼트키 접합을 가지는 트랜지스터를 구비하는 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀의 단면도, 제3도는 평면설계이며 전압가변 저항기로서 n+n형 접합을 가지는 트랜지스터를 구비하는 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀의 단면도, 제4도는 평면 선정 트랜지스터 및 트렌치 설계의 저장 트랜지스터를 구비하는 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀의 단면도, 제5도는 선정 트랜지스터 및 트렌치 설계의 저장 트랜지스터를 구비하는 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀의 단면도.

Claims (9)

  1. 각 경우에, 단지 하나의 비트라인과 전기적 전도 방법으로 접속되며, 각 경우에 하나의 선정된 트랜지스터를 구비하는바 그 게이트는 워드라인과 전기적 전도방법으로 접속되며, 그리고 각 경우에 저장 트랜지스터를 구비하는 바 그 게이트에서의 캐패시트는 전하의 형태로 정보를 저장하도록 작용하는 다수의 모스(MOS) 트랜지스터 저장셀을 구비한 자체 증폭 동적 모스 트랜지스터 저장셀에 대한 배열에 있어서, 각 경우에 하나의 모스 트랜지스터 저장셀이 단지 하나의 단일 워드라인과 전기적 전도 방법으로 접속되고, 선택 트랜지스터 및 저장 트랜지스터는 각 경우에 모스 트랜지스터로 이루어지는 것을 특징으로 하는 자체 증폭 동작 모스 트랜지스터 저장셀에 대한 배열.
  2. 제1항에 있어서, 워드라인(WL)은 각 경우에 선택 트랜지스터(AT)의 제1단자와 전기적 전도방법으로 접속하며 그리고 상기 제1단자는 선택 트랜지스터(AT)의 게이트 단자이고, 선택 트랜지스터(AT)의 제2단자는 각 경우에 비트라인(BL)과 전기적 전도 방법으로 접속되고, 각 경우에 선택 트랜지스터(AT)의 제3단자 및 저장 트랜지스터(ST)의 제2단자는 공통 드레인-소오스 노드(DSK)를 형성하고, 각 경우에 저장 트랜지스터(ST)의 제2단자는 공급 전압(VDD)과 전기적 전도 방법으로 결합되며 제3단자는 저장 트랜지스터(ST)의 게이트 단자를 구성하고, 각 경우에 하나의 전압가변 저항기(VR)는 저장 트랜지스터(ST)의 게이트 단자와 그리고 저 저항값이 충전동안 발생하며 고 저장값이 캐패시터의 충전동안 발생하는 식으로 상기 단자에 작용하는 캐패시터에 공통 드레인-소오스 노드를 접속하는 것을 특징으로 하는 자체 증폭 동작 모스 트랜지스터 저장셀에 대한 배열.
  3. 제2항에 있어서, 각 경우에 전압가변 저항기(VR)는 저장 트랜지스터(ST)의 게이트전극(GST) 및 두 개의 트랜지스터(AT, ST)의 공통 드레인-소오스 영역(DS)이 같은 전도성 반도체 재질로 구성되도록 형성되는 바, 상기 저장 트랜지스터(ST)의 게이트전극(GST)는 드레인-소오스 영역(DS)보다 더 높게 도핑된 농도를 가지는 것을 특징으로 하는 자체 증폭 동작 모스 트랜지스터 저장셀에 대한 배열.
  4. 제2항에 있어서, 각 경우에 저장 트랜지스터(ST)의 게이트 전극(GST) 및 두 개의 트랜지스터(AT, ST)의 공통 드레인-소오스 영역(DS)이 같은 콘덕턴스형의 반도체 재질로 이루어지며 저장 트랜지스터(ST)의 게이트 전극(GST)은 공통 드레인-소오스 영역(DS)보다 더 높은 도핑 농도를 가지고, 금속층(M)은 상기 캐패시터(C)의 충전 동안 더낮은 저항을 가지는 쇼트키 다이오드를 저장 트랜지스터(ST)의 게이트전극(GST)와 함께 형성하는 것을 특징으로 하는 자체 증폭 동작 모스 트랜지스터 저장셀에 대한 배열.
  5. 제1항에 있어서, 각 경우에 저장 트랜지스터(ST)의 게이트 전극(GST) 및 두 개의 트랜지스터(AT, ST)의 공통 드레인-소오스 영역(DS)이 게이트 전극(GST)와 다른 전도성 높이 도핑된 영역(G)에 부가하여 같은 콘덕턴스 유형의 높게 도핑된 반도체 재질로 이루어지며 드레인-소오스 영역(DS)은 상기 캐패시터(C)의 방전동안보다 저장 트랜지스터(ST)의 게이트에서 작용하는 캐패시터(C)의 충전동안 더 낮은 저항을 가지는 저압가변 저항기(VR)를 생산하기 위하여, 게이트전극(GST) 및 드레인-소오스 영역(DS) 간에 삽입되는 것을 특징으로 하는 자체 증폭 동작 모스 트랜지스터 저장셀에 대한 배열.
  6. 제2항에 있어서, 각 경우에 선택 트랜지스터(AT) 및 저장 트랜지스터(ST)가 평면구조인 것을 특징으로 하는 자체 증폭 동작 모스 트랜지스터 저장셀에 대한 배열.
  7. 제2항에 있어서, 각 경우에 선택 트랜지스터(AT)는 평면구조이며 저장 트랜지스터(ST)는 트렌치(T)에 위치하며 기판(NSUB)을 경유해 직접 공급전압(VDD)을 공급할 수 있는 것을 특징으로 하는 자체 증폭 동 모스 트랜지스터 저장셀에 대한 배열.
  8. 제2항에 있어서, 각 경우에 선택 트랜지스터(AT) 및 저장 트랜지스터(ST)가 같은 트렌치에 위치하고, 저장 트랜지스터(ST)의 게이트전극(GST)는 중간 산화막(ZOX)에 의해 선택 트랜지스터(AT)의 게이트 전극(GAT)으로부터 절연되는 것을 특징으로 하는 자체 증폭 동작 모스 트랜지스터 저장셀에 대한 배열.
  9. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920703410A 1990-07-03 1991-06-18 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열 KR0156233B1 (ko)

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