KR930020264A

KR930020264A - 비터비 알고리즘을 프로세싱하기 위한 프로세서를 포함하는 장치

Info

Publication number: KR930020264A
Application number: KR1019920004743A
Authority: KR
Inventors: 데스뻬르벵 리디에; 다르뜨와 릭끄; 루소 에마뉴엘
Original assignee: 미셀 달사세; 알까뗄 라디오텔레폰
Priority date: 1992-03-23
Filing date: 1992-03-23
Publication date: 1993-10-19
Also published as: KR100304222B1

Abstract

본 발명은 비터비 알고리즘을 프로세스하기에 적합한 장치에 관한 것이다.

비터비 알고리즈음 비트 스트림과 관련된 2ⁿ의 상태와 n+1인 인 값을 갖는 구속길이에 의해 한정되고, 프로세싱의 목적은 고유 비트 스트림상에서 실행된 전송 연산에 의해 전송된 비트 스트림으로부터 발생된 상기 고유 비트 스트림{b(i)}를 평가하는 것이다. 이러한 장치는n보다 큰r, Met_r-1(E_2k)와 Met_r-1(E_2k+1)표기된 상태(E_2k, E_2k+1)의 최대 메트릭 계수(r-1)인 입력값으로부터 최대 메트릭에 대응하는 비트 스트림의 (r-n)번째 비트 및 이러한 상태와 관련된 비트 스트림의 r번째 비트가 예를 들면, k가 2^n-1보다 작은 j의 소정값에 대한 2j와 같고, 2^n-1과 같거나 큰 J의 소정값에 대한 2(j-2^n-1)값을 갖게 되어 Met_r(E_j)가 Met_r-1(E_2k)+Pr{b(r)= O/E_2k}및 Met_r-1(E_2k+1)+Pr{b(r)=O/E_2k+1} 로 표시된 결정값을 갖는 상기 상태(E_2k, E_2k+1)과 관련된 조건 확률에 대해 Met_r(E_j)로 표시된 상태(E_j)의 최대 메트릭 계수(r)을 설정시키는 연산자(C, COMP, MUX, S1, S3)를 포함하고 있다.

Description

비터비 알고리즘을 프로세싱하기 위한 프로세서를 포함하는 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 제1 실시예를 도시한 블럭도.

제2도는 본 발명의 제2 실시예를 도시한 블럭도.

Claims

비터비 알고리즘은 비트 스트림과 관련된2ⁿ의 상태와 n+1의 값을 갖는 구속길이에 의해 한정되고, 프로세싱의 목적은 고유 비트 스트림 상에서 실행된 전송 연상에 의해 전송된 비트 스트림으로부터 발생된 상기 고유 비트 스트림{b(i)}를 평가하는 것인 비터비 알고리즘을 프로세싱하기 위한 프로세서를 포함하는 장치에 있어서,n보다 더 큰 r, Met_r-1(E_2k)와 Met_r-1(E_2k+1)로 표시된 상태(E_2k, E_2k+1)의 최대 메트릭 계수 (r-1)인 입력값으로 부터 최대 메트릭에 대응하는 비트 스트림의 (r-n)번째 비트, 및 이러한 상태와 관련된 비트 스트림의 r번째 비트가 예를 들면, k가 2^n-1보다 작은 j의 소정값에 대한 2(j-2^n-1) 값을 갖게 되어 Met_r(E|_j)가 Met_r-1(E_2k)+Pr{b(r)+O/E_2k} 및 Met_r-1(E_2k+1)+Pr{b(r)+O/E|_2k+1}의 식보다 더 큰 값을 갖는 Pr{b(r)+O/E_2k}및 Pr{b(r)+O/E_2k+1}로 표시된 결정값을 갖는 상기 상태(E_2k, E_2k+1)과 관련된 조건 확률에 대해 Met_r(E_j)로 표시된 상태(E_j)의 최대 메트릭 계수(r)를 설정시키는 위한 연산자(C,COMP, MUX, S1,S3)를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 연산자가, (r-n)번째에 대응하는 비트 및 Met_r(E_j)로 표시된 상태(E_j)의 최대 메트릭계수 (r)뿐만 아니라a가 2^n-1의 값을 갖는 (r-n)번째에 대응하는 비트 및 Met_r(E_j+a)로 표시된 상태(E_j+a)의 최대 메트릭 계수(r)을 갖는 상기 입력값으로부터 2^n-1보다 작은j의 소정값을 설정시키기 위한 추가수단(AS1,AS2,S2)를 를 포함하고, Met_r(E_j+a)가 Met_r-1(E_2j)-Pr{b(r)+O/E_2j}및 Met_r-1(E_2j+1)-Pr{b(r)+O/E_2j+1}의 식보다 더 큰값을 얻는 것을 특징으로 하는 장치.
제2항에 있어서, 최소 1개의 데이타 버스(DB1,DB2) 및 제어 버스(CB)에 의해 상기 프로세서에 접속된 상기 연산자(01)이, 상기 데이타 버스중 1개의 데이타 버스에 각각 4개의 입력이 접속되고, Met_r-1(E_2j)의 값을 수신하기에 적합한 제1 입력 레시스터(I1), Pr{b(i)=O/E_2j}의 값을 수신하기에 적합한 제2입력 레지스터(I2), Pr{b(i)=O/E_2j+1}의 값을 수신하기에 적합한 제3입력 레지스터(I3) 및 Pr{b(i)=O/E_2j+1}의 값을 수신하기에 적합한 제4입력 레지스터(I4)로 구성된 4개의 입력 레지스터(I1, I2, I3, I4), 2개의 입력 레지스터(I1, I2)와 2개의 최종 입력 레지스터 (I3, I4)의 각각의 내용의 합과 차의 제어신호(C3)에 응답하여 값을 산출하는 제1 및 제2 결과값(R1,R2)를 각각 발생시키기에 적합한 제1 및 제2 계산기 회로(AS1,AS2), 제1 결과값(R1)이 제2 결과값(R2)보다 작을 때에는 1이고, 그렇지 않을 때에는 0인 값의 출력신호(CH)을전송하는 비교기(COMP), 더 큰값을 가진 상기 결과값의 출력신호(M)을 발생시키는 비교기에 의해 제어된 멀티플렉서(MUX), 상기 데이타 버스중 1개의 데이타 버스에 각각 3개의 출력이 접속되고, Met_r(E_j)와 Met_r(E_j+a)의 각각의 값을 기억하기에 적합하며 멀티 플렉서의 출력신호(M)을 수신하는 제1 및 제2 출력 레지스터(S1,S2) 이러한 메트릭에 대응하여 비트 스트림의 (r-n)번째 비트인 비교기의 출력 신호(CH)를 수신하는 제3 출력 레지스터(S3)으로 구성된 3개의 출력 레지스터(S1,S2,S3), 및 상기 제어 버스상에서 상기 프로세서(DSP)에 의해 어드레스된 정보에 따라 다양한 유니트를 제어하기에 적합한 제어 모듈(C)를 포함하는 것을 특징으로 하는 장치.
제3항에 있어서, 상기 제3 출력 레지스터(S3)이 또한 2ⁿ의 최대 메트릭의 주어진 계수에 대응하여 모든 비트 스트림의 (r-n)번째 비트를 기억시키기에 적합한 것을 특징으로 하는 장치.
제3항 또는 제4항에 있어서, 상기 프로세서(DSP)가, 2개의 데이타 버스, 제1 데이타 버스(DB1)에 접속된 입력을 갖는 상기 제1 및 제3 입력 레지스터(I1,I3), 제2데이타 버스(DB2)에 접속된 입력을 갖는 상기 제2 및 제4 입력 레시스터(I2,I4), 및 분리된 데이타 버스에 각각 접속된 출력을 갖는 상기 제1 및 제2 출력 레지스터(S1,S2)를 포함하는 것을 특징으로 하는 장치.
제2항에 있어서, 상기 연산자가 상태(E_2k, E_2k+1)과 관련되고, 이러한 상태와 관련된 비트 스트림의 r번째 비트가 전송 연산을 한정하는 관계, 상태(E_2k, E_2k+1)과 관련된 수(k) 및 r번째 비트에 관련되어 전송된 상기 비트스트림의 비트중 가장 비트에 따라 결정된 상태를 갖는 상기 조건 확률을 설정시키기 위한 추가수단(UA)를 포함하는 것을 특징으로 하는 장치.
제6항에 있어서, 최소 1개의 데이타 버스(DB1,DB2)와 제어 버스(CB)에 의해 상기 프로세스(DSP)에 접속된 상기 연산자(02)가, 상기 가중 비트중 1개의 가중 비트를 기억시키기에 각각 적합하고, 상기 데이타 버스중 1개의 데이타 버스에 각각 접속된 입력을 갖는 전송 레지스터(T1,T2,T3,T4), 상태를 식별하는 값(j)에 대한 액세스를 갖고 있고, 상기 조건 확률을 발생시키는 상기 전송 연산을 한정하는 관계를 설정시키는 상기 전송 레지스터의 출력에 접속된 하드와이어 산술 유니트(UA), Met_r-1(E_2j)의 값을 수신하기에 적합한 상기 데이타 버스중 1개의 데이타 버스에 접속된 입력을 갖는 제1 입력 레지스터(I1), 상기 산술 유니트(UA)에 의해 공급된 Pr{b(r)=O/E_2j}의 값을 기억시키는 제2 입력 레지스터(I2), Met_r-1(E_2j+1)의 값을 수신하기에 적합한 상기 데이타 버스중 1개의 데이타 버스에 입력이 접속된 입력을 갖는 제3 입력 레지스터(I3)및 상기 산술 유니트(UA)에 의해 공급된 Pr{b(r)=O/E_2j+1}의 값을 기억시키는 제4 입력 레지스터(I4)로 구성된 4개의 입력 레지스터 (I1,I2,I3,I4), 2개의 제1 입력 레지스터(I1,I2)와 2개의 최총 입력 레지스터(I3,I4) 각각의 내용의 합 또는 차의 제어신호(C3)에 응답하여 값을 발생시키는 제1및 제2 결과값(R1,R2)를 각각 발생시키기에 적합및 제1 및 제2 계산기 회로(AS1,AS2), 제1 결과값(R1)이 제2 결과값(R2)보다 작을 때에는 1이고 그렇지 않을 때에는 0인 값의 출력신호(CH)를 공급하는 비교기(COMP), 더 큰 값을 가지고 있는 결과값의 출력신호(M)를 발생시키는 상기 비교기에 의해 제어된 멀티플렉서(MUX), 상기 데이타 버스중 1개의 데이타 버스에 3개의 출력이 각각 접속되고, Met_r(E_j)와 Met_r(E_j+a) 각각 값을 기억시키기에 적합하며 상기 멀티플렉서의 출력신호(M)를 수신하는 제1 및 제2 출력 레지스터(S1,S2) 및 이러한 메트릭에 대응하여 비트 스트림중(r-n)번째 비트인 상기 비교기의 출력신호(CH)를 수신하는 제3 출력 레지스터(S3)으로 구성된 3개의 출력 레지스터(S1,S2,S3), 및 상기 제어 버스 상에서 프로세서에 의해 어드레스된 정보에 따라 다른 유니트를 제어하기에 적합한 제어 모듈(C)를 포함하는 것을 특징으로 하는 장치.
제7항에 있어서, 상기 제3 출력 레지스터(S3)이 또한 2ⁿ의 최대 메트릭의 주어진 계수에 응답하여 모든 비트스트림의 (r-n)번째 비트를 기억시키기에 적합한 것을 특징으로 하는 장치.
제7항 또는 제8항에 있어서, 상기 프로세서(DSP)가, 2개의 데이타 버스, 제1및 제2 데이타 버스(DB1,DB2)사이에서 분할된 입력을 갖는 상기 전송 레지스터, 분리된 데이타 버스에 각각 접속된 입력을 갖는 상기 제1 및 제3 입력 레지스터(I1,I3), 및 분리된 데이타 버스에 각각 접속된 출력을 갖는 상기 제1 및 제2출력 레지스터(S1,S2)를 포함하는 것을 특징으로 하는 장치.
상기 항중 어느 한 항에 있어서, 상기 연산자의 소정 유니트가 상기 프로세서(DSP)와 협동되는 것을 특징으로 하는 장치.
상기 항중 어느 한 항에 있어서, 콘벌루션 인코딩된 상기 전송 연산이 상기 전송된 비트 스트림을 디코딩시킬 수 있는 것을 특징으로 하는 장치.
제1항 내지 제10항중 어느 한 항에 있어서, 상기 전송된 비트 스트림내에서 부호간 간섭을 발생시키는 상기 전송 연산이 상기 비트 스트림을 등화 시킬수 있는 것을 특징으로 하는 장치.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.