Claims (8)
반도체 기판 위에 게이트 절연막 및 폴리실리콘층을 형성하고 상기 폴리실리콘층 및 게이트 절연막을 에칭하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 구조의 기판상에 PSG막을 형성하고 건식 에칭하여 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 측벽에 스페이서가 형성된 게이트 전극을 마스크로 하여 고농도(n+) 불순물 이온을 주입하는 단계와, 전면에 저온 산화막 및 BPSG 막을 형성한 후 열처리 공정으로 상기 기판 표면의 불순물 이온이 기판 아래 영역으로 확산되어 고농도 소스, 드레인 영역을 형성하고, 상기 PSG막 스페이서에 포함된 불순물 이온 역시 기판 아래 영역으로 확산되어 얕은 접합의 저농도 소스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조방법.Forming a gate electrode by forming a gate insulating film and a polysilicon layer on the semiconductor substrate and etching the polysilicon layer and the gate insulating film, and forming a PSG film on the substrate having the gate electrode structure and dry etching the gate electrode. Forming spacers on the sidewalls, implanting high concentration (n + ) impurity ions using a gate electrode having the spacers formed on the sidewalls as a mask, and forming a low temperature oxide film and a BPSG film on the front surface and then performing a heat treatment process. Impurity ions diffuse into the region below the substrate to form a high concentration source and drain region, and impurity ions contained in the PSG film spacer also diffuse into the region below the substrate to form a low concentration source and drain region of a shallow junction. LDD type MOS transistor manufacturing method characterized in that.
제1항에 있어서, 상기 PSG막 스페이서는 저농도 소스, 드레인 영역의 확산원으로 이용되는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조방법.The method of claim 1, wherein the PSG film spacer is used as a diffusion source of a low concentration source and drain region.
제1항 또는 제2항에 있어서, 상기 PSG막 스페이서는 CVD에 의해 증착하고 반응성이온에칭(RIE)법으로 형성되는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조방법.The method of claim 1 or 2, wherein the PSG film spacer is deposited by CVD and formed by reactive ion etching (RIE).
제1항에 있어서, 상기 PSG막 스페이서의 폭은 0.2~0.4㎛ 범위내에서 형성되는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조방법.The method of claim 1, wherein the PSG film spacer has a width in a range of 0.2 μm to 0.4 μm.
제1항에 있어서, 상기 PSG막 스페이서는 소스, 드레인 영역의 기판에 접촉되어 형성되는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조방법.The method of claim 1, wherein the PSG film spacer is formed in contact with a substrate in a source and a drain region.
제1항에 있어서, 상기 PSG막 스페이서는 고농도(n+) 이온주입시의 마스크로 적용되는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조방법.The method of claim 1, wherein the PSG film spacer is applied as a mask for implanting high concentration (n + ) ions.
제1항 또는 제6항에 있어서, 상기 고농도 이온 주입시 이온주입 조건은 1 ×1015~8 ×1015atoms/㎠의 도우즈량, 120KeV의 주입 에너지로 비소(As) 이온을 주입하는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조방법.The ion implantation condition of claim 1 or 6, wherein the ion implantation conditions are arsenic (As) ions are implanted at a dose of 1 × 10 15 ~ 8 × 10 15 atoms / cm 2, implantation energy of 120 KeV. LDD type MOS transistor manufacturing method.
제1항에 있어서, 상기 BPSG막의 리플로우 온도는 900℃인 것을 특징으로 하는 LDD형 MOS 트랜지스터의 제조방법.The method of manufacturing an LDD type MOS transistor according to claim 1, wherein the reflow temperature of the BPSG film is 900 占 폚.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.