JPH05251697A - Mosfet and its manufacture - Google Patents

Mosfet and its manufacture

Info

Publication number
JPH05251697A
JPH05251697A JP27436091A JP27436091A JPH05251697A JP H05251697 A JPH05251697 A JP H05251697A JP 27436091 A JP27436091 A JP 27436091A JP 27436091 A JP27436091 A JP 27436091A JP H05251697 A JPH05251697 A JP H05251697A
Authority
JP
Japan
Prior art keywords
layer
type
source
channel
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27436091A
Other languages
Japanese (ja)
Inventor
Kazuya Suzuki
和哉 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP27436091A priority Critical patent/JPH05251697A/en
Publication of JPH05251697A publication Critical patent/JPH05251697A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PURPOSE:To effectively suppress the spread of a large number of carriers from a source drain to a channel by increasing space charge that can be controlled by a gate electrode by the ion implantation of N-type impurities between a source drain diffusion layer and a channel counter doping layer. CONSTITUTION:An embedded type P-channel MOSFET has a construction capable of lowering the concentration of p-type impurities on the surface of a substrate for a channel counter doping layer 13 at the source drain ends.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体装置に係り、特
にパンチスルーストッパーを有する埋込チャネル型Ｐチ
ャネルＭＯＳＦＥＴの構造及びその製造方法に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a structure of a buried channel type P channel MOSFET having a punch through stopper and a manufacturing method thereof.

【０００２】[0002]

【従来の技術】従来、このような分野の技術としては、
例えば、Ｔａｋａｓｈｉ ＨＯＲＩａｎｄ Ｋａｚｕｍ
ｉ ＫＵＲＩＭＯＴＯ， ｉｎ ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．，ｐｐ３９４〜３９７（１９８８）に記載され
るものがあった。図３はかかる従来のＭＯＳＦＥＴの製
造工程断面図である。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, Takashi HORIand Kazumi
i KURIMOTO, in IEDM Tech.
Dig. , Pp394-397 (1988). FIG. 3 is a cross-sectional view of a manufacturing process of such a conventional MOSFET.

【０００３】以下、その説明を図３を参照しながら説明
する。まず、図３（ａ）に示すように、Ｎ型シリコン基
板（１，０，０）上またはＮウェル（表面濃度〜１×１
０16ｃｍ-3）１上に、１０ｎｍのゲート酸化膜２を形成
後、閾値制御のためイオン注入技術によりイオン種ＢＦ
2 を注入し、カウンター・ドーピング層３を形成し、そ
の後、Ｎ+ ポリシリコンゲート電極４をホトリソ・エッ
チング技術を用い形成する。The description will be given below with reference to FIG. First, as shown in FIG. 3A, on an N-type silicon substrate (1, 0, 0) or N well (surface concentration ˜1 × 1).
0 16 cm −3 ) 1, a 10 nm gate oxide film 2 is formed, and ion species BF is applied by an ion implantation technique for threshold control.
2 is implanted to form the counter-doping layer 3, and then the N + polysilicon gate electrode 4 is formed by using the photolithographic etching technique.

【０００４】次に、図３（ｂ）に示すように、斜めイオ
ン注入技術を用い、イオン種31Ｐ+を、例えば２Ｅ１３
ｉｏｎｓ／ｃｍ2 、注入エネルギーを、例えば９０Ｋｅ
Ｖ、注入角度を、例えば２５°で注入することにより、
Ｎ+ 打ち込み層５が形成される。その後、図３（ｃ）に
示すように、イオン種ＢＦ2 を、４０ＫｅＶ，３Ｅ１５
ｉｏｎｓ／ｃｍ2 の条件でイオン注入することにより、
ソース・ドレイン高濃度層６を形成する。次に、不純物
活性化のための熱処理、ＲＴＡ（Ｒａｐｉｄ ｔｈｅｒ
ｍａｌ ａｎｎｅａｌｉｎｇ）１０００℃，１０秒を行
なう。その結果、ソース・ドレイン近傍にＮ+ 長さＬｎ
+ が０．０６μｍ、ピーク濃度１．５×１０17ｃｍ-3の
パンチスルーストッパーＮ+ 拡散層７が形成される。Next, as shown in FIG. 3B, the oblique ion implantation technique is used to add the ion species 31 P + to, for example, 2E13.
ions / cm 2 , implantation energy, for example, 90 Ke
V, by injecting at an injection angle of, for example, 25 °,
The N + implantation layer 5 is formed. After that, as shown in FIG. 3C, the ion species BF 2 was changed to 40 KeV, 3E15.
By implanting ions under the condition of ions / cm 2 ,
The source / drain high concentration layer 6 is formed. Next, a heat treatment for activating impurities, RTA (Rapid ther)
Mal annealing) 1000 ° C., 10 seconds. As a result, N + length Ln near the source / drain
A punch-through stopper N + diffusion layer 7 having a + of 0.06 μm and a peak concentration of 1.5 × 10 17 cm −3 is formed.

【０００５】上記のＭＯＳＦＥＴにおいて、構造上の特
徴として、ソース・ドレイン高濃度層６の近傍に、パン
チスルーストッパー高濃度Ｎ型拡散層７が形成される点
があげられる。In the above MOSFET, a structural feature is that a punch-through stopper high-concentration N type diffusion layer 7 is formed near the source / drain high-concentration layer 6.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上記構
成のＭＯＳＦＥＴでは、パンチスルーストッパーＮ+ 拡
散層７領域がチャネル表面まで形成されていないため、
ゲート電極と基板との仕事関数差により生じる空乏層
が、ソース・ドレイン端からの多数キャリアの拡散によ
り減少し、その結果、実効的なチャネル長が減少すると
いう問題があった。However, in the MOSFET having the above structure, the punch-through stopper N + diffusion layer 7 region is not formed up to the channel surface.
The depletion layer caused by the work function difference between the gate electrode and the substrate is reduced by the diffusion of majority carriers from the source / drain ends, and as a result, the effective channel length is reduced.

【０００７】本発明は、以上述べたソース・ドレインか
らの多数キャリアの拡散を抑制するため、ソース・ドレ
イン拡散層とチャネル・カウンター・ドーピング層との
間にＮ型不純物をイオン注入することにより、ゲート電
極が制御できる空間電荷を増加させ、ソース・ドレイン
からチャネルへの多数キャリアの拡散を効果的に抑制し
得るＭＯＳＦＥＴ及びその製造方法を提供することを目
的としている。The present invention suppresses the diffusion of majority carriers from the source / drain described above by ion-implanting N-type impurities between the source / drain diffusion layer and the channel / counter / doping layer. It is an object of the present invention to provide a MOSFET capable of increasing the space charge that can be controlled by a gate electrode and effectively suppressing the diffusion of majority carriers from a source / drain to a channel, and a manufacturing method thereof.

【０００８】[0008]

【課題を解決するための手段】本発明は、上記目的を達
成するために、埋込チャネル型ＰチャネルＭＯＳＦＥＴ
において、半導体基体上に形成されるＮウェル層と、該
Ｎウェル層上に形成されるＰ型カウンター・ドーピング
層と、該Ｐ型カウンター・ドーピング層の両側に形成さ
れるソース・ドレイン拡散層と、該ソース・ドレイン拡
散層と前記Ｐ型カウンター・ドーピング層との間に前記
Ｐ型カウンター・ドーピング層よりも低濃度のソース・
ドレインと同一導伝型の不純物層を形成するようにした
ものである。In order to achieve the above object, the present invention provides a buried channel type P channel MOSFET.
In an N-well layer formed on a semiconductor substrate, a P-type counter doping layer formed on the N-well layer, and source / drain diffusion layers formed on both sides of the P-type counter doping layer. A source layer having a lower concentration than the P-type counter doping layer between the source / drain diffusion layer and the P-type counter doping layer;
An impurity layer having the same conductivity type as the drain is formed.

【０００９】また、埋込チャネル型ＰチャネルＭＯＳＦ
ＥＴの製造方法において、ゲート電極形成後、斜めイオ
ン注入技術を用い、ゲート電極側壁からＰ型カウンター
・ドーピング層へＮ型不純物を注入し、前記Ｐ型カウン
ター・ドーピング層とソース・ドレイン拡散層の間のＰ
型不純物濃度を実質的に低下させる層を形成するように
したものである。A buried channel type P channel MOSF
In the ET manufacturing method, after forming the gate electrode, an oblique ion implantation technique is used to implant an N-type impurity from the side wall of the gate electrode into the P-type counter-doping layer to form the P-type counter-doping layer and the source / drain diffusion layer. Between P
A layer is formed so as to substantially reduce the type impurity concentration.

【００１０】[0010]

【作用】従来型の埋め込みチャネルＭＯＳＦＥＴの場合
は、図４に示すように、トランジスタオフ時の空乏層
は、ＭＯＳにより形成される領域３−ｂとＮウェル１と
カウンター・ドーピング層３及びソース・ドレイン領域
で形成される領域３−ａによって構成され、ソース及び
ドレインからチャネルへホールのわき出し領域３−ｃが
形成され、実効的なチャネル長が減少していたが、本発
明によれば、図５に示すように、前記図４に示すわき出
し領域３−ｃにＮ型不純物を注入しているため、ホール
のわき出しが抑制され、実効的なチャネル長の減少を抑
えることができる。In the case of the conventional buried channel MOSFET, as shown in FIG. 4, the depletion layer when the transistor is off is the region 3-b formed by the MOS, the N well 1, the counter doping layer 3 and the source. According to the present invention, the effective channel length is reduced by the region 3-a formed by the drain region and the hole-exposed region 3-c formed from the source and drain to the channel. As shown in FIG. 5, since the N-type impurities are implanted into the exposed region 3-c shown in FIG. 4, the holes are prevented from being exposed and the effective channel length can be prevented from decreasing.

【００１１】[0011]

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すＭ
ＯＳＦＥＴの断面図である。図中、１１はＮウェル、１
２はゲート酸化膜、１３は高濃度カウンター・ドーピイ
ング層（Ｐ--型）、１４はＮ+ ポリシリコンゲート電
極、１７はサイドウォール、１８はソース・ドレイン高
濃度拡散層、１９は低濃度カウンター・ドーピイング層
（Ｐ--- 型）、２０はソース・ドレインＬＤＤ低濃度拡
散層（Ｐ- 型）、２１はパンチスルーストッパーＮ+ 拡
散層である。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 shows an embodiment M of the present invention.
It is sectional drawing of OSFET. In the figure, 11 is an N well, 1
2 is a gate oxide film, 13 is a high-concentration counter-doping layer (P -- type), 14 is an N + polysilicon gate electrode, 17 is a sidewall, 18 is a source / drain high-concentration diffusion layer, and 19 is a low-concentration counter. · Dopiingu layer (P --- type), 20 source and drain LDD low concentration diffusion layer (P - type), 21 is a punch-through stopper N + diffusion layer.

【００１２】この図に示すように、ソース・ドレインＬ
ＤＤ低濃度拡散層２０と高濃度カウンター・ドーピング
層１３の間に、低濃度カウンター・ドーピング層１９が
存在し、その下方基板部にパンチスルーストッパーＮ+
拡散層２１を有する構造である。次いで、図２を用いて
本発明の実施例を示すＭＯＳＦＥＴの製造方法について
説明する。As shown in this figure, the source / drain L
There is a low-concentration counter-doping layer 19 between the DD low-concentration diffusion layer 20 and the high-concentration counter-doping layer 13, and a punch-through stopper N + is provided below the substrate.
This is a structure having a diffusion layer 21. Next, a method of manufacturing a MOSFET showing an embodiment of the present invention will be described with reference to FIG.

【００１３】まず、図２（ａ）に示すように、シリコン
基板にＮウェル〔７Ｅ１６／cm3 〕１１を形成後、１０
０Å程度のゲート酸化膜１２を形成する。イオン注入技
術により、カウンター・ドープイオン注入を、例えば、
49ＢＦ2 + で、３０ＫｅＶ、２．０Ｅ１２〔ｉｏｎｓ／
cm2 〕の条件で行ない、高濃度カウンター・ドーピング
層（Ｐ層）１３を形成する。更に、Ｎ型ポリシリコンゲ
ート電極１４をホトリソ・エッチング技術により形成
し、その後、ゲート電極１４をマスクとしてＰ-ＬＤＤ
イオン注入を例えば、４．０Ｅ１３〔ｉｏｎｓ／c
m2 〕、３０ＫｅＶ、49ＢＦ2 + の条件で行ない、Ｐ-
ＬＤＤ層１５を形成する。First, as shown in FIG. 2A, after forming an N well [7E16 / cm 3 ] 11 on a silicon substrate, 10
A gate oxide film 12 of about 0 Å is formed. With the ion implantation technique, counter-doped ion implantation can be performed, for example,
49 BF 2 + , 30 KeV, 2.0E12 [ions /
cm 2 ], and the high-concentration counter doping layer (P layer) 13 is formed. Further, the N-type polysilicon gate electrode 14 is formed by the photolithographic etching technique, and then the P - LDD is used with the gate electrode 14 as a mask.
Ion implantation is performed, for example, with 4.0E13 [ions / c
m 2 ], 30 KeV, 49 BF 2 + , P −
The LDD layer 15 is formed.

【００１４】次いで、図２（ｂ）に示すように、斜めイ
オン注入技術を使用し、例えば、注入角度θ＝４５°、
31Ｐ+ 、注入エネルギー１７０ＫｅＶ，１．０Ｅ１２
〔ｉｏｎｓ／cm2 〕の条件で不純物を注入する。その結
果、不純物の打ち込み層１６が形成される。次に、図２
（ｃ）に示すように、サイドウォール１７を形成し、こ
れをマスクとしてイオン注入技術により、例えば、49Ｂ
Ｆ2 + 、５０ＫｅＶ、４．０Ｅ１５ｉｏｎｓ／cm2 の条
件でイオン注入を行なうことにより、Ｐ+ 高濃度層１８
が形成される。その後の熱処理、例えば、Ｎ2 雰囲気中
９００℃、１５分で、Ｐ- - - 型不純物低濃度層１９、
ソース・ドレインＬＤＤ（Ｐ- 型）低濃度拡散層２０、
パンチスルーストッパーＮ+ 拡散層２１がそれぞれ形成
される。Then, as shown in FIG. 2B, an oblique ion implantation technique is used, for example, an implantation angle θ = 45 °,
31 P + , implantation energy 170 KeV, 1.0E12
Impurities are implanted under the condition of [ions / cm 2 ]. As a result, the impurity-implanted layer 16 is formed. Next, FIG.
As shown in (c), a sidewall 17 is formed, and using this as a mask, an ion implantation technique is used to form, for example, 49 B
By performing ion implantation under the conditions of F 2 + , 50 KeV, 4.0E15 ions / cm 2 , the P + high concentration layer 18
Is formed. Subsequent heat treatment, for example, 900 ° C. in N 2 atmosphere for 15 minutes, the P − − − low concentration impurity layer 19,
Source / drain LDD (P − type) low concentration diffusion layer 20,
Punch through stoppers N + diffusion layers 21 are formed respectively.

【００１５】従来型の埋め込みチャネルＭＯＳＦＥＴの
場合は、図４に示すように、トランジスタオフ時の空乏
層はＭＯＳにより形成される領域３−ｂとＮウェル１と
カウンター・ドーピング層３及びソース・ドレイン領域
で形成される領域３−ａによって構成される。その結
果、ソース及びドレインからチャネルへホールのわき出
し領域３−ｃが形成され、実効的なチャネル長が減少す
る。In the case of the conventional buried channel MOSFET, as shown in FIG. 4, the depletion layer when the transistor is off is the region 3-b formed by the MOS, the N well 1, the counter doping layer 3 and the source / drain. It is constituted by a region 3-a formed by the region. As a result, hole-exposed regions 3-c are formed from the source and drain to the channel, and the effective channel length is reduced.

【００１６】しかしながら、本発明によれば、図５に示
すように、前記図４に示すわき出し領域３−ｃにＮ型不
純物を注入しているため、ホールのわき出しが抑制さ
れ、実効的なチャネル長の減少が抑えられている。な
お、図４及び図５において、２，１２はゲート酸化膜、
４，１４はＮ+ 型ポリシリコンゲート電極、６，１８は
Ｐ+ 高濃度層である。However, according to the present invention, as shown in FIG. 5, the N-type impurity is implanted into the exposed region 3-c shown in FIG. The reduction of the long channel length is suppressed. 4 and 5, 2 and 12 are gate oxide films,
4, 14 are N + type polysilicon gate electrodes, and 6 and 18 are P + high concentration layers.

【００１７】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。The present invention is not limited to the above-mentioned embodiments, but various modifications can be made within the scope of the present invention, and these modifications are not excluded from the scope of the present invention.

【００１８】[0018]

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ソース及びドレインからチャネルへホールのわ
き出し領域にＮ型不純物を注入しているため、ホールの
わき出しが抑制され、実効的なチャネル長の減少を抑え
ることができる。従って、本発明により短チャネル効果
の影響の少ないＭＯＳＦＥＴを得ることができる。As described above in detail, according to the present invention, since the N-type impurity is injected from the source and drain to the channel exposed region from the source and drain, the channel exposure is suppressed. It is possible to suppress an effective decrease in channel length. Therefore, according to the present invention, it is possible to obtain a MOSFET which is less affected by the short channel effect.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示すＭＯＳＦＥＴの断面図で
ある。FIG. 1 is a sectional view of a MOSFET showing an embodiment of the present invention.

【図２】本発明の実施例を示すＭＯＳＦＥＴの製造工程
断面図である。FIG. 2 is a sectional view of a MOSFET manufacturing process showing an embodiment of the present invention.

【図３】従来のＭＯＳＦＥＴの製造工程断面図である。FIG. 3 is a sectional view of a conventional MOSFET manufacturing process.

【図４】従来技術の問題点を示す断面図である。FIG. 4 is a cross-sectional view showing a problem of the conventional technique.

【図５】本発明の効果を示す断面図である。FIG. 5 is a cross-sectional view showing the effect of the present invention.

【符号の説明】[Explanation of symbols]

１１ Ｎウェル １２ ゲート酸化膜 １３ 高濃度カウンター・ドーピング層 １４ Ｎ+ ポリシリコンゲート電極 １５ Ｐ- ＬＤＤ層 １６ 不純物の打ち込み層 １７ サイドウォール １８ Ｐ+ 高濃度層（ソース・ドレイン高濃度拡散
層） １９ Ｐ--- 型不純物低濃度層（低濃度カウンター・
ドーピング層） ２０ ソース・ドレインＬＤＤ低濃度拡散層 ２１ パンチスルーストッパーＮ+ 拡散層11 N-well 12 Gate oxide film 13 High-concentration counter-doping layer 14 N + polysilicon gate electrode 15 P - LDD layer 16 Impurity implantation layer 17 Sidewall 18 P + high-concentration layer (source / drain high-concentration diffusion layer) 19 P --- type impurity low concentration layer (low concentration counter
Doping layer) 20 Source / drain LDD low concentration diffusion layer 21 Punch through stopper N + diffusion layer

フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location 7377-4M H01L 29/78 301 L

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 埋込チャネル型ＰチャネルＭＯＳＦＥＴ
において、 （ａ）半導体基体上に形成されるＮウェル層と、 （ｂ）該Ｎウェル層上に形成されるＰ型カウンター・ド
ーピング層と、 （ｃ）該Ｐ型カウンター・ドーピング層の両側に形成さ
れるソース・ドレイン拡散層と、 （ｄ）該ソース・ドレイン拡散層と前記Ｐ型カウンター
・ドーピング層との間に前記Ｐ型カウンター・ドーピン
グ層よりも低濃度のソース・ドレインと同一導伝型の不
純物層を有することを特徴とするＭＯＳＦＥＴ。1. A buried channel type P channel MOSFET.
In (a) an N well layer formed on a semiconductor substrate, (b) a P-type counter doping layer formed on the N well layer, and (c) on both sides of the P type counter doping layer. A source / drain diffusion layer to be formed, and (d) a source / drain having a lower concentration than the P-type counter-doping layer and having the same conductivity between the source / drain diffusion layer and the P-type counter-doping layer. MOSFET having a type impurity layer. 【請求項２】 埋込チャネル型ＰチャネルＭＯＳＦＥＴ
の製造方法において、 （ａ）ゲート電極形成後、斜めイオン注入技術を用い、
ゲート電極側壁からＰ型カウンター・ドーピング層へＮ
型不純物を注入し、 （ｂ）前記Ｐ型カウンター・ドーピング層とソース・ド
レイン拡散層の間のＰ型不純物濃度を実質的に低下させ
る層を形成することを特徴とするＭＯＳＦＥＴの製造方
法。2. A buried channel type P channel MOSFET.
(A) After forming the gate electrode, a diagonal ion implantation technique is used,
From gate electrode side wall to P-type counter doping layer N
A method of manufacturing a MOSFET, comprising implanting a type impurity, and (b) forming a layer that substantially reduces the concentration of the P type impurity between the P type counter doping layer and the source / drain diffusion layer.
JP27436091A 1991-10-23 1991-10-23 Mosfet and its manufacture Pending JPH05251697A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27436091A JPH05251697A (en) 1991-10-23 1991-10-23 Mosfet and its manufacture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27436091A JPH05251697A (en) 1991-10-23 1991-10-23 Mosfet and its manufacture

Publications (1)

Publication Number Publication Date
JPH05251697A true JPH05251697A (en) 1993-09-28

Family

ID=17540576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27436091A Pending JPH05251697A (en) 1991-10-23 1991-10-23 Mosfet and its manufacture

Country Status (1)

Country Link
JP (1) JPH05251697A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606191A (en) * 1994-12-16 1997-02-25 Mosel Vitelic, Inc. Semiconductor device with lightly doped drain regions
US5686324A (en) * 1996-03-28 1997-11-11 Mosel Vitelic, Inc. Process for forming LDD CMOS using large-tilt-angle ion implantation
US5827747A (en) * 1996-03-28 1998-10-27 Mosel Vitelic, Inc. Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606191A (en) * 1994-12-16 1997-02-25 Mosel Vitelic, Inc. Semiconductor device with lightly doped drain regions
US5686324A (en) * 1996-03-28 1997-11-11 Mosel Vitelic, Inc. Process for forming LDD CMOS using large-tilt-angle ion implantation
US5827747A (en) * 1996-03-28 1998-10-27 Mosel Vitelic, Inc. Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation

Similar Documents

Publication Publication Date Title
US5548143A (en) Metal oxide semiconductor transistor and a method for manufacturing the same
JP2897004B2 (en) CMOSFET manufacturing method
JP2697392B2 (en) Method of manufacturing complementary semiconductor device
JPH06275636A (en) Manufacture of semiconductor device
KR100299553B1 (en) Semiconductor device and manufacturing method of the same
US5677213A (en) Method for forming a semiconductor device having a shallow junction and a low sheet resistance
JPH0864819A (en) Semiconductor device and method of fabrication thereof
US6380036B1 (en) Semiconductor device and method of manufacturing the same
JPH05251697A (en) Mosfet and its manufacture
JPH0346238A (en) Manufacture of semiconductor device
US6541341B1 (en) Method for fabricating MOS field effect transistor
KR100562303B1 (en) MOS transistor having low junction capacitance and method for fabricating the same
KR100549941B1 (en) gate electrode structure for semiconductor device
JPH05102067A (en) Manufacture of semiconductor device
JPH05267338A (en) Manufacture of semiconductor device
JP3126082B2 (en) Complementary transistor and method of manufacturing the same
JPH04196488A (en) Preparation of semiconductor device
KR100406591B1 (en) Manufacturing method of semiconductor device
KR100265851B1 (en) Method for fabricating mosfet of semiconductor device
KR100214535B1 (en) Method for fabricating ldd mosfet
JP3110062B2 (en) Method for manufacturing semiconductor device
JPH06151452A (en) Manufacture of mos semiconductor device
KR100248807B1 (en) Field effect transistor and method for manufacturing the same
JPH05283424A (en) Manufacture of semiconductor device
KR100325444B1 (en) Method for fabricating metal oxide semiconductor transistor of low doping drain structure

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990907