KR930014034A - 캐쉬 코히어런시 프로토콜 방법 및 장치 - Google Patents
캐쉬 코히어런시 프로토콜 방법 및 장치 Download PDFInfo
- Publication number
- KR930014034A KR930014034A KR1019910024937A KR910024937A KR930014034A KR 930014034 A KR930014034 A KR 930014034A KR 1019910024937 A KR1019910024937 A KR 1019910024937A KR 910024937 A KR910024937 A KR 910024937A KR 930014034 A KR930014034 A KR 930014034A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- mptag
- cache
- status bit
- flip
- Prior art date
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
본 발명은 멀티프로세서 시스템의 캐쉬 코히어런시 프로토콜 방법 및 장치에 관한 것으로, 게이트어레이 논리회로와 플립플롭을 이용하여 CPU캐쉬 미스시요구되는 데이타를 소요 또는 세어드 클린상태로 갖고 있는 캐쉬모듈을 구성하고, 코히어런트 읽기 또는 코히어런트 읽기 및 무효 트랜잭션이면 해당 캐쉬 콘트롤러가 새로운 태크의 상태비트(C)인
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 논리적 캐쉬모듈 회로 구성도,
제5도는 본 발명의 캐쉬미스시 제어동작 흐름도,
제6도는 본 발명의 상태비트 제어동작 흐름동작 흐름도이다.
Claims (7)
- 멀티프로세서 시스템의 MBUS와 선택된 MPTAG엔터리로부터의 MAD신호(2)(3)를 비교하여 같을때 하이 신호를 출력하는 비교기(10)와, 상기 선택된 MPTAG엔터리로 부터의 데이타 유효신호(4)와 상기 비교출력신호를 논리적으로 곱하는 제1앤드게이트(31)와, 상기 선택된 MPTAG엔터리로부터의 세어드(SH)신호(6)와 인버터(15)에서 반전된 상태비트(C)신호(7)를 논리적으로 곱하는 제2앤드게이트(32)와, 상기 선택된 MPTAG엔터리로부터의 변경신호(5)와 상기 제2앤드게이트신호를 논리적으로 합해주는 제1오아게이트(21)와, 상기 MBUS로 부터의 코히어런트 읽기신호(8)와, 코히어런트 읽기 및 무효신호(9)를 논리적으로 합해주는 제2오아게이트(22)와, 상기 제1 및 제2오아게이트의 출력을 논리적으로 곱해주는 제3앤드게이트(33)와, 상기 제1 및 제3앤드게이트의 출력과 피드백 신호를 논리적으로 곱하여 반전시켜주는 낸드게이트(34)와, 상기 낸드게이트의 출력을 데이타 신호로 받고 상기 MBUS로 부터의 클럭신호를 입력클럭으로 받아 MIH신호를 상기 MBUS로 전달해 주는 플립플롭(40)과, 를 포함하여 이루어진 것을 특징으로 하는 캐쉬 코히어런시 프로토콜 장치.
- 제1항에 있어서, 상기 제2앤드게이트(32)는 선택된 MPTAG엔터리로부터의 세어드(SH)신호(6)와 반전되지 않은 상태비트(C)신호(7)를 논리적으로 곱하도록 포함함을 특징으로 하는 장치.
- 플립플롭(50)이 마련되고, 메모리 세어드()신호 발생중 인에이블 신호를 받는 제1,3상태 버퍼(61)와, 상기 제1,3상태 버퍼신호와신호(51)를 받아 상기 플립플롭의 프리세트단()에 공급해 주는 제2,3상태버퍼(62)와, 상기 플립플롭의 클럭단과 클리어단()에 공급되는 클럭신호(52) 및 레세트신호(53)와, 상기 플립플롭에 공급되는 캐쉬미스발생시의 MPTAG엔트리의 상태비트신호(56)와, 를 포함구성하여 상기 플립플롭 츨럭(Q)에서 상태비트(C)신호를 출력하도록 한 것을 특징으로 하는 캐쉬 코히어런시 프로토콜 장치.
- 제3항에 있어서, 상기 플립플롭의 클리어단()에는 상기 제2,3상태 버퍼 (62)의 출력이 접속되고, 프리세트단()에는 리세트신호(53)가 접속된 것을 포함하여 이루어진 것을 특징으로 하는 장치.
- 멀티프로세서 시스템의 캐쉬 미스시 동작이 시작(101)되고 캐쉬히트(102)시에 코히어런트 읽기 혹은 코히어런트 읽기 및 무효(103)이면 해당 데이타를 소유(OWN)혹은 세어드 클린(Shated Clean)의 상태로 갖고 있는 캐쉬 모듈이 존재하는지 판단하는 캐쉬 모듈 판단 단계(104)와, 상기 판단결과 소유이면 소유인 캐쉬모듈에서발생과 해당 데이타를 공급(105)하고, 상기 판단결과 세어드 클린이면 세어드 클린인 캐쉬모듈중 MPTAG의 상태비트(C)에 의해 선택된 하나의 캐쉬모듈이발생과 해당 데이타를 공급(106)하도록 한 것을 특징으로 하는 캐쉬 코히어런시 프로토콜 방법.
- 멀티프로세서 시스템의 MPTAG상태비트(C)콘트롤 동작이 시작(201)되고 시스템이 리세트(202)된후 MPTAG의 모든 상태 비트를 제로(C=0)혹은 1(C=1)로 설정하는 제1상태비트 설정단계(203)와, 캐쉬미스 발생시 다른 캐쉬모듈에서를 발생(204)시킬때에만 캐쉬 미스된 MPTAG엔터리의 상태비트를 1(C=1) 혹은 제로(C=0)로 설정하는 제2상태비트 설정단계(205)로 포함하여 이루어진 것을 특징으로 하는 캐쉬 코히어런시 프로토콜 방법.
- 제6항에 있어서, 상기 상태비트(C)는 MPTAG에 새로운 상태비트를 설정하지 않고 현재 사용하지 않는 보존비트중 어느 한 비트를 이용함을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024937A KR930014034A (ko) | 1991-12-28 | 1991-12-28 | 캐쉬 코히어런시 프로토콜 방법 및 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024937A KR930014034A (ko) | 1991-12-28 | 1991-12-28 | 캐쉬 코히어런시 프로토콜 방법 및 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR930014034A true KR930014034A (ko) | 1993-07-22 |
Family
ID=67345938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910024937A KR930014034A (ko) | 1991-12-28 | 1991-12-28 | 캐쉬 코히어런시 프로토콜 방법 및 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930014034A (ko) |
-
1991
- 1991-12-28 KR KR1019910024937A patent/KR930014034A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6115791A (en) | Hierarchical cache system flushing scheme based on monitoring and decoding processor bus cycles for flush/clear sequence control | |
| US5408636A (en) | System for flushing first and second caches upon detection of a write operation to write protected areas | |
| US5537582A (en) | Bus interface circuitry for synchronizing central processors running at multiple clock frequencies to other computer system circuitry | |
| KR900005287A (ko) | 데이타 제어 장치 및 그것을 사용하는 시스템 | |
| ES2144488T3 (es) | Sistema de tratamiento de datos que emplea coherencia de antememoria empleando un protocolo de escrutinio. | |
| KR930014034A (ko) | 캐쉬 코히어런시 프로토콜 방법 및 장치 | |
| US5652846A (en) | Bus deadlock prevention circuit for use with second level cache controller | |
| US5960456A (en) | Method and apparatus for providing a readable and writable cache tag memory | |
| US6339809B1 (en) | Memory unit and buffer access control circuit for updating an address when consecutively accessing upper and lower buffers | |
| KR100335374B1 (ko) | 멀티미디어카드에 기반한 비디오 코덱 제어 장치 | |
| KR100248630B1 (ko) | 로컬버스의 스누프 단계 제어장치 | |
| KR950015104A (ko) | 버스 감시기를 이용한 불가분 싸이클 지원방법 | |
| KR100247424B1 (ko) | 라이트 버퍼를 이용한 외부 캐시 장치 | |
| KR960011280B1 (ko) | 캐쉬메모리 억세스 타임조정회로 | |
| KR920010968B1 (ko) | 공유 캐쉬 메모리의 어드레스경로 제어회로 | |
| KR100606698B1 (ko) | 인터페이스 장치 | |
| KR960002006A (ko) | 다중프로세서의 캐시메모리 필터링장치 | |
| KR950024080A (ko) | 멀티프로세서 시스템의 캐쉬 데이타 전송장치 | |
| KR950020134A (ko) | 멀티 프로세서 시스템의 캐쉬 메모리 제어장치 | |
| KR940017592A (ko) | 메모리보드의 라이트 래치제어장치 | |
| KR930010727A (ko) | 컴퓨터 시스템의 dma 어드레스 확장장치 | |
| KR950020199A (ko) | 행정전산망 주전산기의 공유 캐시 콘트롤러 | |
| KR960035276A (ko) | 주전산기의 데드 록(Dead Lock) 방지를 위한 제어신호 발생장치와 데드 록 방지방법 | |
| KR960001990A (ko) | 프로세서의 내부데이타 캐쉬 무효화 수행회로 | |
| KR960042441A (ko) | 아이디이(ide) 인터페이스 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |