KR930012118B1 - Method of fabricating a semicondcutor device - Google Patents
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- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
Description
제1a도는 내지 제1d도는 종래 기술에 의한 커패시터 제조공정 순서도.1a to 1d is a flow chart of a capacitor manufacturing process according to the prior art.
제2a도는 내지 제2f도는 본 발명에 의한 커패시터 제조공정 순서도.2a to 2f is a flow chart of a capacitor manufacturing process according to the present invention.
제3도는 본 발명에 의한 커패시터를 스택커패시터 구조에 적용시킨 실시예.3 is an embodiment in which the capacitor according to the present invention is applied to a stack capacitor structure.
제4도는 본 발명에 의한 커패시터를 스택-트렌치커패시터 구조에 적용시킨 실시예.4 is an embodiment in which the capacitor according to the present invention is applied to a stack-trench capacitor structure.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체 메모리소자의 커패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor of a semiconductor memory device.
최근 미세반도체 제조기술의 진전으로 반도체 메모리칩, 예컨대 DRAM소자는 메가시대를 맞이하고 있으며, 이와 같은 메가시대의 DRAM소자는 MOS트랜지스터의 미세화 기술에 의해 달성되고 있다. MOS트랜지스터의 미세화 기술에 의해 소자가 줄어들게 됨에 따라 소자에 있어서의 커패시터의 면적 또한 줄어들어 충분한 커패시터의 용량에 대한 필요성이 더욱 증대되고 있다.Recently, semiconductor memory chips, such as DRAM devices, have entered the mega era due to the advancement of the micro semiconductor manufacturing technology. Such mega era DRAM devices have been achieved by the miniaturization technology of MOS transistors. As devices become smaller due to the miniaturization technology of MOS transistors, the area of capacitors in devices is also reduced, thereby increasing the need for sufficient capacitor capacity.
이에 따라 커패시터의 용량을 확보하기 위하여 스택(stack)형 커패시터셀과 트렌치(trench)형 커패시터셀의 3차원적인 구조가 고안되었고, 더욱 진보된 구조로써 스택-트렌치 병합구조 및 더블 스택구조 등이 제시되었다.Accordingly, the three-dimensional structure of the stack type capacitor cell and the trench type capacitor cell was devised to secure the capacity of the capacitor, and the stack-trench merging structure and the double stack structure were proposed as more advanced structures. It became.
제1a도 내지 제1d도를 참고하여 상기 구조의 커패시터 형성방법을 간략하게 설명하면 다음과 같다.A method of forming a capacitor having the above structure will be briefly described with reference to FIGS. 1A to 1D as follows.
제1a도에 나타낸 바와 같이 커패시터의 제1전극이 되는 스토리지전극(1), 예컨대 다결정실리콘을 침적시킨 다음 그 표면에 포토레지스트를 덮고 마스크를 통해 노광, 현상하여 포토레지스트패턴(2)를 남긴다.As shown in FIG. 1A, the storage electrode 1 serving as the first electrode of the capacitor, for example, polysilicon, is deposited and then covered with a photoresist on the surface and exposed and developed through a mask to leave the photoresist pattern 2.
여기서, 미설명 부호 10은 반도체기판을 나타낸다.Here, reference numeral 10 denotes a semiconductor substrate.
다음에 제1b도에 나타낸 바와 같이 상기 포토레지스트패턴(2)를 식각마스크로 사용하여 상기 스토리지전극(1)을 이방성식각하여 패턴을 형성한 후, 제1c도에 나타낸 바와 같이 유전체막(3), 예컨대 ONO(Oxide/Nitride/Oxide)막을 침적시킨다.Next, as shown in FIG. 1B, the photoresist pattern 2 is used as an etch mask to form a pattern by anisotropically etching the storage electrode 1, and then as shown in FIG. 1C, the dielectric film 3 is formed. For example, an ONO (Oxide / Nitride / Oxide) film is deposited.
이어서 제1d도에 나타낸 바와 같이 상기 유전체막(3)상에 커패시터의 제2전극이 되는 플레이트전극(4), 예컨대 다결정실리콘을 형성하여 커패시터를 완성한다.Subsequently, as shown in FIG. 1d, a plate electrode 4, for example, polycrystalline silicon, which becomes the second electrode of the capacitor, is formed on the dielectric film 3, thereby completing the capacitor.
이와 같은 방법으로 커패시터를 형성할 경우, 상기한 바와 같이 스토리지전극이 되는 커패시터 제1전극을 패터닝한 후에 유전체막과 플레이트 전극이 되는 커패시터 제2전극을 형성하게 되는데, 이때 커패시터 제1전극의 패터닝시 거치게 되는 포토리소그래픽(photolitho-graphy)공정에 있어서, 포토레지스트가 완전히 제거되지 않아 커패시터 제1전극을 오염(contamination) 시키거나 에칭할 때 손상을 입힐 우려가 있다.When the capacitor is formed in this manner, as described above, after the capacitor first electrode serving as the storage electrode is formed, the dielectric film and the capacitor second electrode serving as the plate electrode are formed. In this case, the capacitor first electrode is patterned. In the photolitho-graphy process, the photoresist is not completely removed, which may cause damage when the capacitor first electrode is contaminated or etched.
또한 커패시터 제1전극을 패터닝한 후에 유전체막을 형성함으로써 일어나는 커패시터전극의 모서리부분에서의 유전체막의 열화현상도 문제가 된다.In addition, deterioration of the dielectric film at the corners of the capacitor electrode caused by forming the dielectric film after patterning the capacitor first electrode is also a problem.
상기와 같은 문제점들은 트렌치(Trench)형 또는 스택-트렌치(stack-to-trench)형 커패시터의 구조의 경우에 그 스토리지전극의 형태(morpho-logy)상 더욱 심화되게 된다.Such problems are further exacerbated in the shape of the storage electrode in the case of a trench type or a stack-to-trench type capacitor.
본 발명의 목적은 상술한 문제점을 해결하기 위하여 커패시터의 신뢰성을 향상시킬 수 있는 커패시터의 제조방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a capacitor that can improve the reliability of the capacitor in order to solve the above problems.
상기 목적을 달성하기 위한 본 발명은 반도체판상에 커패시터 제1전극이 되는 제1도전층을 침적시키는 공정과, 상기 제1도전층상에 유전체막을 침적시키는 공정, 상기 유전체막상에 커패시터 제2전극이 되는 1차 제2도전층을 침적시키는 공정, 상기 1차 제2도전층상에 산화방지(oxidation blocking)막을 침적시키는 공정, 상기 제1도전층, 유전체막, 1차 제2도전층 및 산화방지막을 포토리소그래픽공정에 의해 한꺼번에 커패시터 패턴으로 패터닝하는 공정, 상기 패터닝된 제1도전층, 유전체막, 1차 제2도전층 및 산화방지막을 산화하여 상기 커패시터 패턴의 측면부위에 산화막을 형성시키는 공정, 상기 산화방지막을 제거하는 공정, 및 상기 측면산화막 및 1차 제2도전층상에 2차 제2도전층을 형성하는 공정을 구비하여 구성되는 것을 특징으로 한다.The present invention for achieving the above object is a process of depositing a first conductive layer that is a capacitor first electrode on a semiconductor plate, and a process of depositing a dielectric film on the first conductive layer, and a capacitor second electrode on the dielectric film Depositing a primary second conductive layer, depositing an oxidation blocking film on the primary second conductive layer, photographing the first conductive layer, the dielectric film, the primary second conductive layer, and the antioxidant film. Patterning the capacitor pattern at a time by a lithographic process; oxidizing the patterned first conductive layer, the dielectric film, the primary second conductive layer, and the anti-oxidation film to form an oxide film on the side portion of the capacitor pattern; And removing the antioxidant film, and forming a secondary second conductive layer on the side oxide film and the primary second conductive layer.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2a도에 도시한 바와 같이 반도체기판상에 커패시터 제1전극이 되는 제1도전층(11), 예컨대 다결정실리콘 또는 단결정실리콘을 퇴적시킨다. 여기서, 미설명 부호 21은 반도체기판을 나타낸다.As shown in FIG. 2A, the first conductive layer 11 serving as the capacitor first electrode, for example, polycrystalline silicon or single crystal silicon, is deposited on the semiconductor substrate. Here, reference numeral 21 denotes a semiconductor substrate.
이어서 제2b도에 도시한 바와 같이 상기 제1도전층상에 유전체막(12), 예컨대 산화막 또는 ONO(Oxide/Nitride/Oxide)막등의 복합막을 30~300Å 성장시킨 후에 커패시터 제2전극이 되는 1차 제2도전층(13), 예컨대 다결정실리콘을 LPCVD(Low Pressure Chemical Vapor Deposition) 방법에 의해 500~5000A정도의 두께로 성장시키고 난 후, 그 위에 산화방지막(14), 예컨대 질화막을 100~3000Å정도 성장시킨다.Subsequently, as shown in FIG. 2B, a dielectric film 12, such as an oxide film or an oxide film or an ONO (Oxide / Nitride / Oxide) film, is grown on the first conductive layer by 30 to 300 microseconds. After the second conductive layer 13, such as polycrystalline silicon, is grown to a thickness of about 500 to 5000 A by LPCVD (Low Pressure Chemical Vapor Deposition) method, an antioxidant film 14, for example, a nitride film is placed on the surface of about 100 to 3000 Pa. To grow.
다음에 제2c도에 도시된 바와 같이 제1도전층(11)을 패터닝하기 위한 도시되지 않은 마스크를 이용하여 일시에 제1도전층(11), 유전체막(12), 1차 제2도전층(13) 및 산화방지막(14)을 건식식각에 의하여 패터닝한다.Next, as shown in FIG. 2C, the first conductive layer 11, the dielectric film 12, and the first second conductive layer are temporarily made by using an unillustrated mask for patterning the first conductive layer 11. (13) and the antioxidant film 14 are patterned by dry etching.
이어서 제2d도에 도시된 바와 같이 상기 형성된 패턴을 로(furnace)에서 열산화시킨 측면에 산화막(15)을 100~2000Å정도 성장시킨다. 이때 제2도전층(13)상에 산화방지막(14)이 덮여 있기 때문에 패턴의 측면만이 산화되게 된다.Subsequently, as shown in FIG. 2D, the oxide film 15 is grown on the side of the oxide pattern thermally oxidized in a furnace by about 100 to 2000 microseconds. At this time, since the anti-oxidation film 14 is covered on the second conductive layer 13, only the side surface of the pattern is oxidized.
다음에 제2e도에 도시된 바와 같이 습식식각 또는 건식식각에 의해 상기 산화방지막(14)을 제거한다.Next, as shown in FIG. 2E, the antioxidant layer 14 is removed by wet etching or dry etching.
이어서 제2f도에 도시된 바와 같이 상기 산화방지막(14)을 제거한 후 노출시킨 1차 제2도전층(13)상에 2차 제2도전층(16), 예컨대 다결정실리콘을 100~3000Å정도 침적시킴으로써 커패시터를 완성한다.Subsequently, as illustrated in FIG. 2F, the secondary second conductive layer 16, for example, polysilicon is deposited on the primary second conductive layer 13 exposed after removing the antioxidant layer 14. To complete the capacitor.
한편, 제3도 및 제4도는 본 발명에 의한 커패시터를 스택커패시터 구조 및 스택-트랜치커패시터 구조에 각각 적용시킨 예이다.3 and 4 illustrate examples of applying the capacitor according to the present invention to a stack capacitor structure and a stack-transistor capacitor structure, respectively.
스택커패시터 구조에 본 발명을 적용시킨 제3도에 있어서는 반도체기판(21)상에 필드산화막(22)을 성장시켜 액티브영역을 정의한 후에 이 액티브영역상에 메모리셀의 구성요소인 트랜지스터의 게이트전극(23), 소오스영역(24) 및 드레인영역(25)을 형성하고, 아울러 상기 필드산화막(22)의 소정부분에 게이트전극(26)을 형성한다. 그리고 상기 구조의 전체표면상에 절연층(27)을 형성하고 나서 상기 소오스영역 상부의 절연층상에 포토리소그래피공정에 의해 개구를 형성한 후, 본 발명을 적용하여 제1도전층(28), 유전체막(29), 1차 제-P2도전층(3), 측면산화막(31) 및 2차 제2도전층(32)을 차례로 형성한다.In FIG. 3 in which the present invention is applied to a stack capacitor structure, a field oxide film 22 is grown on a semiconductor substrate 21 to define an active region, and then a gate electrode of a transistor, which is a component of a memory cell, is formed on the active region. 23, the source region 24 and the drain region 25 are formed, and the gate electrode 26 is formed in a predetermined portion of the field oxide film 22. After the insulating layer 27 is formed on the entire surface of the structure, an opening is formed on the insulating layer above the source region by a photolithography process, and then, the first conductive layer 28 and the dielectric are applied to the present invention. The film 29, the primary -P2 conductive layer 3, the side oxide film 31 and the secondary second conductive layer 32 are formed in this order.
스택-트렌치터패시터 구조에 본 발명을 적용시킨 제4도에 있어서는, 소오스 영역상에 개구를 형성하기까지의 공정은 상기 제3도에 도시된 스택커패시터의 제조공정과 동일하므로 도면에 있어서 제3도와 동일한 부분은 동일한 참조부호를 붙이고 그 설명은 생략하며, 개구를 형성하고 난 후에 상기 형성된 절연층(27)을 이용하여 트렌치를 형성한 다음에 상기 제3도에서 설명한 바와 마찬가지로 본 발명을 적용하여 제1도전층(28), 유전체막(29), 1차 제2도전층(3), 측면산화막(31) 및 2차 제2도전층(32)을 차례로 형성한다.In FIG. 4 in which the present invention is applied to the stack-trencher capacitor structure, the process up to forming the opening on the source region is the same as the manufacturing process of the stack capacitor shown in FIG. The same reference numerals denote the same reference numerals, and a description thereof will be omitted. After forming the opening, a trench is formed using the formed insulating layer 27, and then the present invention is applied as described in FIG. The first conductive layer 28, the dielectric film 29, the primary second conductive layer 3, the side oxide film 31, and the secondary second conductive layer 32 are sequentially formed.
상술한 바와 같이 본 발명에 따른 커패시터의 제조방법에 의하면, 커패시터 제1전극이 되는 제1도전층, 유전체막, 커패시터 제2전극이 되는 제2도전층을 차례로 형성한 후 패터닝하여 일시에 제작하기 때문에 종래의 방법에 있어서 제1도전층을 우선 패터닝한 후에 유전체막 및 제2도전층을 형성함으로써 생기는 제1도전층의 포토레지스터에 의한 오염 문제나 식각에 의한 손상의 위험이 제거된다.As described above, according to the method of manufacturing a capacitor, the first conductive layer serving as the capacitor first electrode, the dielectric film, and the second conductive layer serving as the capacitor second electrode are sequentially formed and then patterned. Therefore, in the conventional method, the problem of contamination by the photoresist of the first conductive layer or the risk of damage due to etching caused by first patterning the first conductive layer and then forming the dielectric film and the second conductive layer is eliminated.
또한 제1도전층과 유전체막이 동시에 패터닝되므로 종래의 제1도전층 패터닝 후에 유전체막을 형성했을 때 제1도전층의 오염 및 모서리 부분에서 일어나는 유전체막의 열화현상이 방지됨으로써 누설의 위험성 또한 제거됨에 따라 전기적 특성이 우수하며 신뢰성이 높은 커패시터가 실현된다.In addition, since the first conductive layer and the dielectric film are simultaneously patterned, when the dielectric film is formed after the conventional first conductive layer patterning, the contamination of the first conductive layer and the degradation of the dielectric film occurring at the corners are prevented, thereby eliminating the risk of leakage. Capacitors with excellent characteristics and high reliability are realized.
Claims (10)
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Application Number | Priority Date | Filing Date | Title |
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KR1019910010032A KR930012118B1 (en) | 1991-06-17 | 1991-06-17 | Method of fabricating a semicondcutor device |
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KR1019910010032A KR930012118B1 (en) | 1991-06-17 | 1991-06-17 | Method of fabricating a semicondcutor device |
Publications (2)
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KR930001434A KR930001434A (en) | 1993-01-16 |
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Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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