KR930010914B1

KR930010914B1 - 기록재생시스템의 서브코딩회로

Info

Publication number: KR930010914B1
Application number: KR1019910001865A
Authority: KR
Inventors: 조현철
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-01-31
Filing date: 1991-01-31
Publication date: 1993-11-17
Also published as: KR920015269A

Abstract

내용 없음.

Description

기록재생시스템의 서브코딩회로

제1도는 CD시스템의 신호기록포멧을 나타낸 도면.

제2도는 본 발명에 의한 기록가능한 CD시스템의 기록계의 블럭도.

제3도는 본 발명에 의한 서브코딩회로의 블럭도.

제4도는 본 발명에 의한 서브코딩회로의 바람직한 일실시예의 상세회로도.

제5도 및 제6도는 제4도의 각부 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

22 : 시프트레지스터 24 : 오류정정코드발생수단

26 : 타이밍회로수단

본 발명은 기록재생시스템에 관한 것으로, 특히 선곡기능 및 서치기능을 위해 서브코드를 발생하기 위한 기록가능한 콤팩트 디스크 시스템의 서브코딩회로에 관한 것이다.

종래의 콤팩트 디스크(CD)는 재생전용으로 기록이 불가능하였다. 그러나, 최근 광자기형 디스크 또는 열가소성수지 디스크의 출현으로 기록가능한 콤팩트 디스크 시스템에 관한 연구가 활발히 지행되고 있다.

CD방식에 있어서, 디스크에 기록하기 위한 신호포멧은 제1도에 도시한 바와 같이 표본화한 L,R 2채널의 각 6샘플의 데이타를 CIRC(Cross Interieave Reed-Solomon Code)로 변환시킨 32심볼데이타(1)를 디스크상에서 일괄하여 취급하고 있다. 따라서 일괄취급하기 위해 프레임동기신호(2)를 32심볼데이타의 선단에 구비한다. 또한 프레임동기신호(2)와 32심볼데이타(1) 사이에는 서브코드(3)라 부르는 8비트로 구성되는 하나의 심볼데이타가 개재되어 기록되어 있다.

이와 같은 프레임 신호포멧은 EFM(8to14변조)방식에 따라 변조되어 광기록계를 거쳐서 디스크표면상에 기록되게 된다.

상기 서브코드(2)는 프레임 98개로 하나의 블럭을 형성하고 있다.

1프레임의 서브코드는 8bit로 각 bit는 P,Q,R,S,T,U,V,W트랙으로 할당되어 있다. 따라서, 98프레임을 한 블럭으로 각 P, Q, R, S, T, U, V, W트랙은 98bit로 이루어진다. P 및 Q트랙에는 곡의 번호, 색인, 연주시간, 디스크상의 위치등의 정보가 실린다. R, S, T, U, V, W트랙에는 여러 종류의 디스플레이에 사용하기 위한 정보가 실린다.

여기서 Q트랙의 98bit는 2bit의 서브코드의 동기신호(4), 4bit의 콘트롤신호(5), 4bit의 어드레스신호(6), 72bit의 데이타신호(7) 및 16bit의 CRC (Cyclic Redundany Code)신호로 이루어진다.

서브코드의 동기신호(4)는 서브클록의 첫머리를 식별하기 위한 것이고, 4bit 콘크롤신호(5)는 오디오의 채널수, 엠퍼시스의 유무등의 정보를 싣고 있다. 4bit의 어드레스신호(6)에 따라 72bit의 데이타신호(7)의 내용이 달라진다. 예컨데, ＂0001＂의 어드레스인 경우 72bit 데이타신호(7)는 최초의 8bit BCD코드에 위해 최대 99까지의 곡번호를 표시하고 그 다음 24bit는 곡의 몇분 몇초 몇프레인째인가 표시되며, 그 다음 8bit는 반드시 ＂0＂을 표시한다. 그 바로 뒤의 24bit는 디스크 1매에서의 절대적인 타임코드를 나타내는 것으로 분, 초, 프레임을 표시한다. 이어서, 16bit의 CRC신호(8)는 재생시에 서브코드의 오류를 검출하기 위한 오류검출부호로서 수신한 Q트랙의 데이터에 대한 옳고 그름을 판정하여 올바른 데이터만을 읽어내기 위한 것이다.

이와 같이 Q트랙의 서브코드는 CD의 재생시 플레이어에 탐재되어 있는 마이크로프로세서의 의해 읽혀지고 마이크로 프로세서는 상세한 타임코드에 따라 픽업을 동작시킨다.

이와 같은 선곡정보 및 서치정보를 가진 서브코드를 종래의 재생전용 CD에서는 CD제작업자가 CD제작시 CD인코딩포멧에 따라 기록하였다.

종래의 재생전용 CD에서 서브코드를 수록하기 위해서 CD 제조공정 과정에서 먼저 디지탈 마스터 테이프를 작성하고 큐데이터를 사용하여 음악신호에 P,Q서브코드신호를 삽입하고, CD의 모든 정보를 포함한 CD마스터 테이프에 따라 레이저커팅장치에 의해 CD에 CD신호를 기록하였다.

그러나, 기록가능한 CD시스템에서는 기록계와 재생계를 동시에 구비하여 직접 CD상에 신호를 기록하고 기록된 신호를 재생하기 위해서는 새로운 CD신호의 엔코딩장치의 출현이 요구되고 있다.

본 발명의 목적은 상기와 같은 요구에 부응하여 기록가능한 CD시스템에 있어서 실시간 처리가 가능한 서브코드를 발생하기 위한 회로를 제공하는데 있다.

본 발명의 다른 목적은 회로구성이 간단한 서브코딩회로를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 기록재생 시스템의 서브코딩회로는 클럭신호(SCLOCK)의 제1주기에 따라 80bit의 서브코드를 직렬 입력하고 입력된 80bit의 서브코드를 상기 클럭신호의 제2주기에 따라 출력하는 시프트레지스터(22); 상기 시프트레지스터(22)로부터 공급되는 80bit의 서브코드열을 입력하여 제어신호 (CRCTIME)가 넌 액티브상태 일때에는 16bit 오류정정코드열을 생성함과 동시에 80bit 서브코드열의 각 bit를 8bit 심볼데이타로 출력하며, 상기 제어신호(CRCTIME)가 액티브상태 일때에는 상기 생성한 오류정정코드열의 각 bit를 8bit 심볼데이타로 출력하며 서브싱크제어신호(SUBSYNC)에 의해 리세트되는 오류검출 코드발생수단 (24); 프레임 동기신호(SYNC)를 계수해서 상기 제어신호(CRCTIME)를 발생하고, 상기 제어신호의 넌 액티브시에는 제1주기(SUBCODE)를 가지며 액티브시에는 제2주기 (SUBQCLK)를 가지는 상기 클럭신호(SCLOCK)를 발생하며, 상기 프레임동기신호(SYNC)의 98번째와 0번째에 서브코드동기신호(SYNC A0, SYNC A1)를 발생하는 타이밍 회로수단(26)를 구비하는 것을 특징으로 한다.

첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.

제1도에 도시한 디지탈 기록포멧을 가지는 기록재생시스템 예컨대, 기록가능한 CD시스템의 기록계를 제2도에 도시한다.

제2도는 참조하면, 오디오신호는 아날로그디지탈변환기(10)에 의해 샘플링되고 디지탈 변환되어 8bit의 디지탈데이타로 오류정정인코더(12)에 공급한다.

오류정정인코더(12)에서는 8ㅍ의 디지탈데이타를 받아 CIRC(Cross Interleave Reed-Solomon Code)를 생성하고 1프레임의 시간에 이 오류정정코드가 부가된 32심볼의 데이타를 EFM(Eight to Fourteen Modulation)방식의 변조기(16)에 출력한다.

상기 EFM방식변조기(16)는 본원 출원인이 선출원한 국내특허 출원번호 89-20092호에 기술되어 있다.

한편, 기록되는 디지탈데이타의 선곡기능, 서치기능, 또는 디스플레이 기능을 위한 제어입력이 사용자에 의해 마이크로프로세서(18)에 공급된다. 마이크로프로세서 (18)에서는 제어입력을 서브코드로 발생하고 서브코딩회로(20)에서 요구할때 마다 제1도에 도시한 80bit의 서브코드(5,6,7)를 서브코딩회로(20)에 공급한다. 서브코딩회로(20)에서는 80bit의 서브코드를 입력하여 16bit의 오류정정코드(8)를 생성하여 96bit의 서브코드신호를 출력한다. 미설명부호 14는 클럭발생기이다.

제3도를 참조하면, 본 발명에 의한 서브코딩회로는 80bit 시프트레지스터(22), 오류정정코드발생수단(24) 및 타이밍회로수단(16)을 구비한다.

80bit 시프트레지스터(22)는 타이밍회로수단(26)에 공급되는 클럭신호 (SCLOCK)에 의해 80bit 서브코드를 직렬입력하고 직렬출력한다. 클럭신호 (SCLOCK)는 입력시 클럭주기와 출력시 클럭주기가 다르다. 즉 입력시에는 마이크로프로세서(18)에서 제공되는 클럭신호(SUBQCLK)를 사용하고 출력시에는 오류정정인코너(12)에서 공급되는 제어신호(SUBCODE)를 사용한다.

오류정정코드발생수단(24)은 제어신호(SUBCODE)에 따라 직렬입력되는 80bit 서브코드를 입력하고 16bit의 CRC(Cyclic Redundany Code)를 생성한다. 즉 제어신호(CRCTIME)가 “L”일때에는 80bit 서브코드를 직렬로 입력함과 동시에 각 입력 bit를 80bit 심볼데이타로 출력한다.

제어신호(CRCTIME)가 “H”일때에는 이 제어신호(CRCTIME)가 마이크로프로세서(18)에 서브코드 인터럽트신호(SYBINT)로 제공되고 이 기간동안 생성된 16bit CRC데이타의 각 bit를 마찬가지로 8bit 심볼데이타로 출력한다. 오류정정코드발생수단(24)은 제어신호(SUBSYNC)에 의해 96프레임마다 리세트된다.

타이밍회로수단(26)은 오류정정인코더(12)로부터 7,35kHz의 프레임 동기신호(SYNC)와, 7.35kHz×33=242.55kHz인 지연심볼 클럭신호(DSYMCLK)와, 제어신호(SUVCODE)를 입력하고, 마이크로프로세서(18)로부터 제공되는 클록신호 (SUBQCLK)를 입력한다.

타이밍회로수단(26)은 클럭신호(SCLOCK)와 제어신호(CRCTIME)와, 제어신호(SUBSYNC)를 발생하여 시프트레지스터(22) 및 오류정정코드발생수단(24)를 제어한다. 또한, 타이밍회로수단(26)은 2bit의 서브코드 동기신호(SYNC A1, SYNC A0)와, 프레임동기신호 및 서브코드동기신호의 총 지연기간을 가지는 지연동기신호(DTSYNC)를 출력한다.

제4도를 참조하면, 본 발명에 의한 바람작힌 일실시예의 타이밍회로수단(26)은 98개의 프레임동기신호(SYNC)를 클럭입력하여 96카운트를 하는 카운터수단(24A)과, CRC제어신호(CRCTIME)를 발생하는 수단(26B), 동기신호발생수단(26C), 및 시프트레지스터(22)의 클럭신호(SCLOCK)를 발생하는 수단(26D)을 구비한다.

카운터수단(26A)은 프로그램머블 카운터 (CT2)의 출력단자(2Q1,2Q2)의 출력을 AND게이트(AND1)로 조합하고 AND게이트(AND1)의 출력을 프레임동기신호(SYNC)에 동기시켜 플립플롭(FF1)으로 래치하고 이 래치된 신호와 프로그램머블 카운터(CT1)의 출력단자(Q0)의 출력신호를 NAND게이트(NAND1)로 조합하여 카운터(CT1,CT2)의 클리어신호를 발생함으로써 98개의 프레임동기신호마 96카운팅동작을 수행한다. CRC제어신호(CRCTIME)를 발생하는 수단(26B)은 상기 프로그램머블카운터(CT2)의 출력단자(2Q0,2Q2)의 출력을 AND게이트(AND2)로 조합하고 AND게이트(AND2)의 출력을 프레임 동기신호(SYNC)에 동기시켜 플립플롭(FF2)으로 래치하고, 플립플롭(FF1)의 반전출력(Q)에 의해 플립플롭(FF2)을 리세트시킴으로써 CRC제어신호(CRCTIME)를 발생한다. 따라서, CRC제어신호 (CRCTIME)는 81번째 프레임동기신호부터 96번째 프레임동기신호까지, 즉 16개의 프레임기간동안 ＂H＂상태로 유지되고 나머지 82프레임 기간동안을 “L”상태로 유지된다. 동기신호발생수단(26C)은 98개의 프레임기간중 98번째와 0번째의 프레임 기간에 2bit의 동기신호(SYNC A0, SYNC A1)를 발생한다. 그러므로 오류정정코드발생수단 (20)의 리세트기간동안 제어신호(SUBCODE)의 두 펄스를 AND게이트(AND3)로 윈도우하여 제1동기신호(SYNC A1)를 생성한다. 그리고, 98번째와 0번째를 정출력신호를 입력하고, 이 정출력신호의 하강엣지에서 플립플롭(FF3)을 리세트시켜 0번째의 프레임기간 동안만 ＂H＂상태로 되는 제어신호(BIT 0)를 발생한다. 이 제어신호(BIT 0)가 제2동기신호(SYNC A0)로 출력된다.

또한, 동기신호발생수단(26C)은 지연동기신호(DTSYNC)를 발생하기 위해 상기 AND게이트(AND3)의 출력신호와 프레임동기신호(SYNC)를 NOR게이트(NOR1)로 조합하고 NOR게이트(NOR1)의 출력신호를 지연동기신호(DTSYNC)로 발생한다. 상기 동기신호(SYNC A0, SYNC A1) 및 지연동기신호(DTSYNC)는 지연된 심볼클럭신호(DSYMCLK)가 클럭입력되는 래치수단(LT1)를 거쳐서 출력된다. 시프트레지스터(22)의 클럭신호(SCLOCK)를 발생하는 수단(26D)은 CRC기간동안 마이크로프로세서(18)로부터 80bit의 서브코드를 입력하기 위해 마이크로프로세서(18)에서 공급되는 클럭신호(SUBICLK)와 CRC제어신호(CRCTIME)를 AND게이트(AND4)로 조합하여 시프트레지스트(22)에 공급하고, 80bit 서브코드 전송기간 동안에는 제어신호(SYBCODE)와 플립플롭(FF2)의 부출력신호를 AND게이트(AND5)로 조합하여 시프트레지스터(22)에 공급한다.

그리고, AND게이트(AND4,AND5)의 출력신호(B,C)는 OR게이트(OR1)로 조합하고, 이 OR게이트(OR1)의 출력신호는CRC리세트 기간동안에는 저지시키기 위해 OR게이트(OR2)를 통해서 시프트레지스터(22)에 공급한다. 따라서 본 발명에 의한 서브코딩 회로의 각부 타이밍도는 제5도 및 제6도에 도시한 바와 같이 얻어진다.

이상과 같이 본 발명에 의한 기록가능한 CD시스템의 서브코딩회로는 선곡기능 및 서치기능을 위한 서브코드신호를 CD방식의 신호기록포멧에 맞추어 간단한 카운터수단과 조합회로를 통해 발생시킴으로써 실시간 처리가 가능하다.

Claims

클럭신호(SCLOCK)의 제1주기 따라 80bit의 서브코드를 직렬 입력하고 80bit의 서브코드르 상기 클럭신호의 제2주기에 따라 직렬 출력하는 시프트레지스터(22); 상기 시프트레지스터(22)로부터 공급되는 80bit의 서브코드열을 입력하여 제어신호(CRCTIME)가 넌 액티브상태 일때에는 16bit 오류정정코드열을 생성함과 동시에 80bit 서브코드열의 각 bit를 8bit 심볼데이타로 출력하며, 상기 제어신호(CRCTIME)가 액티브상태 일때에는 상기 생성한 오류정정코드열의 각 bit를 8bit 심볼데이타로 출력하며 서브싱크제어신호(SUBSYNC)에 의해 리세트되는 오류검출코드발생수단(24); 프레임 동기신호(SUNC)를 계수해서 상기 제어신호(CRCTIME)를 발생하고, 상기 제어신호의 넌 액티브시에는 제1주기(SUBCODE)를 가지며 액티브시에는 제2주기(SUBQCLK)를 가지는 상기 클럭신호(SCLOCK)를 발생하며, 상기 프레임동기신호(SYNC)의 98번째와 0번째에 서브코드동기신호(SYNC A0, SYNC A1)를 발생하는 타이밍 회로수단(26)를 구비한 것을 특징으로 하는 디지탈 기록재생시스템의 섭브코딩회로.