KR930010123B1 - Cmos 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도 내지 제 9 도는 본 발명에 의해 CMOS 제조단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 패드 산화막
3 : 실리콘 질화막 4 : 감광막(photoresist)
5 : N-웰 6 : 제1필드산화막
7 : 감광막(photoresist) 8 : P-웰
9 : 제2필드산화막
본 발명은 고집적 반도체 소자중 CMOS(Complementary MOS) 제조방법에 관한 것으로, 특히, 공정단계를 간단하게 줄여서 소자의 신뢰성과 생산성을 향상시킬 수 있는 CMOS 제조방법에 관한 것이다.
종래기술로 CMOS를 형성할 때 실리콘 기판에 웰형성부터 필드산화막 형성단계까지 살펴보면 다음과 같다.
1 ) 실리콘 기판 상부에 산화막 형성 2) 질화막 증착 3) N-웰 마스크 공정 4) N-웰 스텝 5) 감광막(photoresist)스트립 6) N-웰 임플란트 7) N-웰 드라이브인 8) 질화막 스트립 9) P-웰 임플란트 10) P-웰 드라이브인 11) 산화막 스트립 12) 패트 산화막 형성 13) 질화막 증착 14) 격리 마스크(Isolation mask) 공정 15) 질화막 식각 16) 감광막 스트립 17) N-채널 필드 임플란트 마스크 18) N-채널 필드 임플란트 19) 감광막 스트립 17) N-채널 필드 임플란트 마스크 18) N-채널 필드 임플란트 19) 감광막 스트립 20) P-채널 필드임플란트 마스크 21) P-채널 필드 임플란트 22) 감광막 스트립 23) 필드산화막 형성 또는 1) 실리콘 기판 상부에 산화막 형성, 2) N-웰 임플란트 마스크, 3) N-웰 임플란트, 4) 감광막(photoresist) 스트립, 5) p-웰 임플란트 마스크, 6) P-웰 임플란트, 7) 감광막(photoresist) 스트립, 8) N, P-웰 드라이브인, 9) 산화막 스트립, 10) 패드 산화막 형성, 11) 질화막 증착, 12) 격리(Isolation) 마스크 공정, 13) 질화막 식각, 14) 감광막 스트립, 15) N-채널 필드 임플란트 마스크, 16) N-채널 필드 임플란트, 17) 감광막 스트립, 18) P-채널 필드 임플란트 마스크, 19) P-채널 필드 임플란트, 20) 감광막 스트립, 21) 필드산화막 형성.
상기와 같이 종래 기술은 공정단계와 마스크 공정을 여러번 반복적으로 진행하여야 하는데 이러한 문제점을 해결하기 위하여 본 발명은 격리 마스크를 이용하여 웰영역 및 필드산화막을 한꺼번에 형성하는 방식으로 공정스텝 및 마스크 공정을 최소화하고 CMOS 구조의 형성을 위해 이중 격리 식각/이중 필드 산화공정을 실시하는 CMOS 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 실리콘 기판에 CMOS를 제조하기 위하여 N-웰 및 P-웰을 형성하고 필드산화막을 형성하는 제조방법에 있어서, 실리콘 기판 상부에 패드산화막, 실리콘 질화막 및 감광막을 형성한 다음 N형 격리 마스크를 이용하여 N웰 영역의 필드산화막이 형성될 부분의 감광막을 제거한 다음, 그 하부 노출되는 실리콘 질화막을 식각하는 단계와 이온주입 공정으로 누출된 패드산화막을 통해 실리콘 기판에 N형 불순물을 주입하고 주입된 불순물을 고온에서 장시간 실리콘 기판 내부로 드라이브인시켜 N-웰을 형성하는 단계와, 노출된 N-웰 영역의 패드산화막 상부 및 하부로 제1필드산화막을 성장시키는 단계와, 전체적으로 감광막을 도포하고 P형 격리 마스크를 이용하여 P웰영역의 필드산화막이 형성될 부분의 감광막을 제거한 다음 그 하부 노출되는 실리콘 질화막을 식각하는 단계와, 이온주입 공정으로 노출된 패드 산화막을 통해 실리콘 기판에 P형 불순물을 주입하고 주입된 불순물을 고온에서 장시간 실리콘 기판 내부로 드라이브인시켜 P-웰을 형성하는 단계와, P-웰 영역의 노출된 패드산화막 상부 및 하부로 제2필드 산화막을 성장시키는 단계로 이루어져 N-웰 및 P-웰과 필드산화막을 형성하도록 구성한 것을 특징으로 한다.
이하 첨부된 도면을 참고로하여 본 발명을 상세히 설명하고자 한다.
제 1 도는 실리콘 기판(1) 상부에 패드 산화막(2) 및 실리콘 질화막(3)을 형성한 상태의 단면도이다. 상기 패드 산화막(2)은 200∼250Å, 실리콘 질화막(3)은 1500∼2000Å정도로서 버즈빅(Bid's Beak)의 길이를 최소화할 수 있도록 한 두께이다.
제 2 도는 상기 구조 상부에 감광막(4)을 도포하고 P채널형 MOS에 해당하는 영역에 N형 격리 마스크를 이용하여 N-웰영역의 필드산화막이 형성될 부분의 감광막(4)을 제거한 다음, 노출되는 실리콘 질화막(3)을 건식식각으로 식각한 다음, 이온주입 공정으로 N형 불순물[예를 들어 인(P)]을 180KeV 이상의 고에너지로 실리콘 기판(1)에 주입한(음이온) 상태의 단면도이다.
제 3 도는 상기 감광막(4)을 제거한 다음, 1150℃∼1200℃의 고온에서 장시간 비산화성 분위기(N)에서 제 2 도의 N형 불순물 실리콘 기판(1) 내부로 드라이브인(Drive in)시켜 N-웰(5)을 형성하고 P채널 필드 정지역할을 해주는 불순물[예를 들어 인(P)]을 저에너지로 주입한 상태의 단면도이다.
제 4 도는 제 3 도의 공정후 노출된 패드산화막(2) 상부 및 저부 실리콘 기판(1)으로 제1필드산호막(6)을 예를 들어 4000Å정도 성장시킨 상태의 단면도로서, 이 공정을 통해 P채널형 MOS 지역의 액티브 및 소자 격리 영역이 형성되고 N-웰 영역의 형성이 완료된다.
제 5 도는 P채널형 MOS 지역의 공정을 끝낸 다음, 전체적으로 감광막(7)을 도포하고 P형 격리 마스크를 이용하여 건식식각으로 P-웰 영역의 필드산화막이 형성될 부분의 감광막(7)을 제거한 상태의 단면도이다.
제 6 도는 제 5 도에서 감광막(7)이 제거된 곳의 실리콘 질화막(3)을 건식식각으로 제거한 다음, P-웰을 형성하기 위하여 P형 불순물[예를들어 붕소(B)]을 100KeV 이상의 고에너지로 주입하여 실리콘 기판(1) 표면에 이온이 주입된(양이온) 상태의 단면도이다.
제 7 도는 제 6 도의 감광막(7)을 제거한 후 예를 들어 1150℃의 고온에서 주입된 P형 불순물을 실리콘 기판(1) 깊숙이 드라이브인 시켜 P-웰(8)을 형성한 다음, 실리콘 기판(1) 표면에 N-채널 필드 정지층으로 P형 불순물 예를 들어 B를 20∼30KeV(BF2의 경우는 80KeV) 정도의 저에너지로 주입한 상태의 단면도이다. 이때 P형 불순물은 N채널형 MOS 영역에서 액티브 영역과 액티브 영역간에 격리 기간을 향상시키기 위해서 주입하는 것이다.
제 8 도는 노출된 패드산화막(2) 상,하로 제2필드산화막(9)을 형성한 단면도로서, 제1필드 산화막(6)과 최종적으로 두께가 비슷하도록 공정조건을 조정한다.
제 9 도는 제 8 도의 실리콘 질화막(3)을 식각용액[예를들어 인산(H3PO4)]으로 식각한 다음, 하부의 패드산화막(2)을 제거한 상태의 단면도로서 실리콘 기판(1)내에 N-웰(5)과 P-웰(8)이 형성되고 액티브 영역과 액티브 영역사이의 기판(1) 표면에 필드산화막(6 및 9)이 형성된 것을 도시하며, 이후 공정은 일반적인 공정순서에 따라 CMOS 소자를 제조하면 된다.
본 발명은 동일한 마스크를 사용하여 웰영역을 형성하고, 소자격리영역 상부에 필드산화막을 형성하는 방법으로 종래와 같이 개별적인 마스크를 사용하여 웰영역을 형성하고 또다른 마스크를 사용하여 필드산화막을 형성하는 것보다 전체 공정단계를 4개 또는 6개 정도 생략할 수 있어서 N 또는 P-웰과 필드산화막의 격리특성은 조금도 저하되지 않으면서 반도체 소자의 생산성 및 신뢰성을 향상시킬 수 있다.
Claims (2)
- 실리콘 기판(1)에 CMOS를 제조하기 위하여 N-웰(5) 및 P-웰(8)을 형성하고 필드산화막을 형성하는 제조방법에 있어서, 실리콘 기판(1) 상부에 패드산화막(2), 실리콘 질화막(3) 및 감광막(4)을 형성한 다음 N형 격리 마스크를 이용하여 N웰영역에서 필드산화막이 형성될 부분의 감광막(4)을 제거한 다음, 그 하부 노출되는 실리콘 질화막(3)을 식각하는 단계와, 이온 주입공정으로 노출된 패드산화막(2)을 통해 실리콘 기판(1)에 N형 불순물을 주입하고 주입된 불순물을 고온에서 장시간 실리콘 기판(1) 내부로 드라이브인시켜 N-웰(5)을 형성하는 단계와, 노출된 N-웰 영역의 패드산화막 상부 및 하부로 제1필드산화막(6)을 성장시키는 단계와, 전체적으로 감광막(7)을 도포하고 P형 격리 마스크를 이용하여 P웰영역에서 필드산화막이 형성될 부분의 감광막을 제거한 다음 그 하부 노출되는 실리콘 질화막(3)을 식각하는 단계와, 이온주입 공정으로 노출된 패드 산화막(2)을 통해 실리콘 기판(1)에 P형 불순물을 주입하고 주입된 불순물을 고온에서 장시간 실리콘 기판(1) 내부로 드라이브인시켜 P-웰(8)을 형성하는 단계와, P-웰 영역의 노출된 패드산화막(2) 상부 및 하부로 제2필드 산화막(9)을 성장시키는 공정으로 N-웰(5) 및 P-웰(8)과 필드 산화막을 형성하는 것을 특징으로 하는 CMOS 제조방법.
- 제 1 항에 있어서, 상기 N-웰(5) 또는 P-웰(8)을 형성하는 단계후에 N-웰(5) 또는 P-웰(8)과 동일한 불순물을 각각 실리콘 기판 표면에 저에너지로 주입시키는 것을 포함하는 것을 특징으로 하는 CMOS 제조방법.
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Applications Claiming Priority (1)
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| KR1019910002485A KR930010123B1 (ko) | 1991-02-13 | 1991-02-13 | Cmos 제조방법 |
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| KR920017266A KR920017266A (ko) | 1992-09-26 |
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- 1991-02-13 KR KR1019910002485A patent/KR930010123B1/ko not_active IP Right Cessation
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| KR920017266A (ko) | 1992-09-26 |
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