KR930010069B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR930010069B1
KR930010069B1 KR1019860000164A KR860000164A KR930010069B1 KR 930010069 B1 KR930010069 B1 KR 930010069B1 KR 1019860000164 A KR1019860000164 A KR 1019860000164A KR 860000164 A KR860000164 A KR 860000164A KR 930010069 B1 KR930010069 B1 KR 930010069B1
Authority
KR
South Korea
Prior art keywords
header
main surface
resin
transistor
thickness
Prior art date
Application number
KR1019860000164A
Other languages
English (en)
Other versions
KR860007729A (ko
Inventor
우수게 에노모도
마사오 야마구지
도모오 사가모도
다가시 나가가와
노브가쯔 다나가
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사꾸쇼, 미쓰다 가쓰시게 filed Critical 가부시기가이샤 히다찌세이사꾸쇼
Publication of KR860007729A publication Critical patent/KR860007729A/ko
Application granted granted Critical
Publication of KR930010069B1 publication Critical patent/KR930010069B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 장치
제 1 도는 본 발명을 적용한 절연형 파우어 트랜지스터의 사시도로 개구부와 홈의 상태를 도시한 도면.
제 2a 도는 제 1 도의 ⅡA-ⅡA'선의 단면도로 헤더 지지체 12가 패케이지 높이의 대략 중앙에 존재하는 상태를 도시한 도면.
제 2b 도는 제 1 도 ⅡB-ⅡB'선의 단면도로 칩과 관통 구멍의 사이에 홈이 존재하는 상태를 도시한 도면.
제 3 도는 제 1 도의 절연형 파우어 트랜지스터에 이용되는 평판상의 리이드 프레임의 사시도.
제 4 도는 본 발명의 절연형 파우어 트랜지스터의 제조 공정으로 헤더 지지체가 헤더 위치 결정 핀에 지지된 상태를 도시한 도면.
제 5 도는 홈내와 개구부에 수지를 가진 본 발명의 절연형 파우어 트랜지스터의 사시도.
제 6 도는 제 5 도의 Ⅵ-Ⅵ'선의 단면도.
본 발명은 절연형 파우어 트랜지스터(power transistor)등의 반도체 장치에 관한 것이다.
레진 패케이지(resin package)형 반도체 장치(트랜지스터)의 하나로 파우어 트랜지스터가 있다. 파우어 트랜지스터는 높은 전압, 높은 전력이 필요한 각종 기기에 이용되는 것으로, 예를들면 민생 기기에 있어서의 모터(moter)의 구동 트랜지스터로, 혹은 오디오(audio) 출력을 얻기 위한 출력단(出力段)트랜지스터로 이용된다. 파우어 트랜지스터는, 발열양이 크기 때문에, 외부로 효율좋게 그 열을 방열시키지 않으면, 트랜지스터의 특성 열화(劣化)가 일어난다. 주지의 파우어 트랜지스터는 반도체 소자(칩이라고도 한다)를 방열성이 좋은 도전성(導電性)의 헤더(header)에 고정하고, 그 헤더의 뒷면이 노출하도록 레진 패케이지 형상으로 되어 있고, 동작중의 칩(chip)에서 발생하는 열을 헤더록 부터 외부로 방열시키도록 되어 있다.
이 트랜지스터의 실장(實裝)은, 방열성을 더욱 양호하게 하기 위해서, 일반적으로 금속성의 방열판위에 나사로 고정한다. 이때, 헤더(칩 뒷면에 형성된 전극과 같은 전위이다)의 전위(電位)가 접지 전위로 되는 것을 방지하기 위해서, 헤더의 금속성의 방열판의 사이에, 열전도성이 양호한 절연판을 넣어서 나사로 조여 고정한다.
근년, 이 실장시에 방열판과 헤더와의 사이에 절연판을 개재시키는 작업을 생략하기 위해서, 헤더의 뒷면도 수지(resin)로 봉하여 막게한 구조의 절연형 파우어 트랜지스터가 개발되었다.
이 파우어 트랜지스터는, 헤더의 뒷면도 레진으로 덮어져 있으므로, 절연판을 필요로 하지 않고, 실장이 용이하다. 이 구조의 트랜지스터는 업계(業界)에서는 "풀 패케이지(full package)"라고 부른다. 이 구조의 예가 일본국 주식회사, 공업 조사회 발행, 「전자 재료 1981년 11월호」p42∼p46에 기술되어 있다.
이 트랜지스터의 방열용의 헤더의 주면에 반도체 소자(칩)이 고정된다. 그리고, 이 헤더의 상면과 하면, 그리고 헤더 부근에 마련된 부착 구멍의 내주면(內周面)이 레진으로 피복된 구조로 되어 있다. 이로인해, 실장할때, 반도체 장치와 금속성의 방열판과의 사이에 종래 필요하였던 여러가지의 부품(워셔, 절연판등)이 불필요하게되어 실장을 간단하게 행할 수가 있는 이점을 가지고 있다.
이 트랜지스터는 동작중에 칩에서 발생하는 열을 효율좋게 외부로 방열시킬 목적으로, 헤더의 아래면의 레진 두께는, 열저항이 적어지도록 매우 얇게 형성한다. 헤더의 아래면에 얇은 레진막을 형성하기 위해서 몰드(mold)형내에서, 레진을 헤더 아래면으로 돌아 들어가도록할 필요가 있다. 이를 위해서 헤더를 약간 띄어(浮)받치는 헤더 지지부(가이드라고도 한다)가 필요하다.
레진 몰드를 할때에 몰드형의 윗틀(上型) 아래틀(下型)사이에 헤더 지지부가 끼워져서, 캐비티(cavity)내에 레진이 주입된다. 그후, 리이드 프레임(lead frame)의 불필요한 부분이나, 가이드(guide)가 절단되어 레진 패케이지가 완성된다.
또, 리이드 프레임은, 헤더부의 두께와 리이드부의 두께가 서로 틀리는 프레임이 사용되고 있다.
본 발명의 대표적인 것의 개요를 설명한다.
(1) 절연형 파우어 트랜지스터는 다수개의 개구부(開口部)화 홈(溝)부를 갖는다.
이 다수개의 개구부는 레진 몰드할때에 헤드 지지체를 유지하기 위해서, 몰드 금형(金型)에 마련된 위치 결정 핀(pin)에 의해 형성되고, 헤더 지지체의 노출을 봉지체의 제 1 주면과 제 2 주면의 사이로 규정한다. 헤더 지지체의 종단부(終端部)는 레진 몰드되기 때문에, 절단 공정이 불필요하다.
이 홈부는, 헤더의 제 1 주면 위를 통과하는 레진의 충전 속도를 헤더의 제 2 주면 아래를 통과하는 레진의 충전 속도를 비슷하게 하고, 또한 실장할때의 나사 조임에 의한 응력이 반도체 칩에 가해지는 것을 방지한다.
이 구성에 의해 절연형 파우어 트랜지스터의 높은 내압화, 내습성의 향상, 고밀도 실장, 높은 신뢰화를 효과적으로 달성한다.
보다 바람직한 구체예를 제시한다.
ⅰ) 헤더 지지체는 레진 패케이지 높이의 중간 부근에 마련한다.
ⅱ) 홈부 바닥면과 헤더 표면의 간격과, 헤더 뒷면과 레진 패케이지의 뒷면의 간격을 동일하게 한다.
ⅲ) 헤더의 두께와 리이드의 두께를 동일하게 한다.
ⅳ) 홈부에 수지를 매입한다.
ⅴ) 개구부를 수지로 매입한다.
ⅰ) 패케이지 측면으로 헤더 지지체의 종단부가 노출하지 않으므로, 패케이지 측면에 근접해서 도전성 물체가 존재하여도, 방전은 일어나지 않는다. 이로인해서, 고밀도 실장이 가능하게 된다.
ⅱ) 헤더 지지체의 노출부는, 패케이지 높이의 중간부에 마련하기 때문에, 패케이지의 제 1 주면 또는 제 2 주면 표면에 도전성 물체가 존재하여도 방전은 발생하기 어렵다. 이로인해서 내압의 향상이 이루어진다.
ⅲ) 레진 몰드후, 헤더 지지체에는 외력(外力)이 가하여지지 않으므로, 헤더 지지체와 레진과의 밀착성은 매우 양호하며, 내습성(耐濕性)의 향상이 이루어진다.
ⅳ) 헤더 상면과 뒷면의 레진 충전 속도를 동일하게 한 것에 의해서, 헤더 상면을 통과한 레진과 헤더 상면을 통과한 레진의 접합부가 헤더 하면에 위치하지 않으므로 내습성과 절연 내압이 향상된다.
ⅴ) 홈부에 의해 부착 구멍 근방과, 반도체 칩 근방의 레진이 분리되어 있는 것에 의해, 실장할때의 나사 조임에 의한 반도체 칩의 파손은 방지되기 때문에, 신뢰성이 향상된다.
Ⅵ) 헤더의 두께와 리이드의 두께를 동일하게 한 값싼 가격의 평판상의 리이드를 사용한 것에 의해 트랜지스터의 가격도 값싸게할 수 있다.
Ⅶ) 홈을 떨어진 수지로 매입하는 것에 의해, 실장 할때에 패케이지에 가해지는 여러가지의 비틀림(歪)을 완화할 수가 있어, 기계적 강도가 향상된다.
Ⅷ) 다수개의 개구부를 수지로 매입하는 것에 의해 헤더 지지체의 노출이 없어져서, 내습성과 절연 내압을 향상할 수 있다.
본 발명전에 본 출원 발명자의 검토에 의해 명확하게 된 문제점.
(1) 실장에 관한 문제점
주지의 절연형 파우어 트랜지스터의 패케이지는, 헤더의 하면의 열 저항을 적게할 필요가 있으므로, 헤더 하면의 레진막의 두께를 얇게 형성한다. 이때, 몰드형내에서 헤더의 높이를 규정하는 헤더 지지체(이하, 가이드 라고도 한다)가 필요하게 된다. 이 가이드는, 레진 몰드 후에 리이드 프레임에서 절단되어, 그 한쪽끝이 패케이지 주연(周緣)에 돌출하여 버리는 것으로 된다. 이 가이드는 칩의 코렉터(collector)전위와 같은 전위로 되어 있으므로, 전자 기기등에 조립된 경우에, 인접하는 전자 부품등의 도전체 부분에 이 가이드(guide) 끝부분이 근접해서 실장되면, 방전을 발생할 우려가 있고, 실장 기판으로의 고밀도 실장이 곤란하게 된다.
(2) 내압에 관한 문제점
(1)과 같이, 가이드는 패케이지 주연에 노출되고, 더욱이 패케이지 하면과의 거리가 매우 짧기 때문에, 이 트랜지스터를 금속성의 방열판위에 실장하면, 그 사이에서 방전이 일어날 우려가 있어, 내압이 낮아진다.
(3) 내습성에 관한 문제점
가이드의 돌출 길이를 짧게하기 위해서, 절단 장소는 가능한한 레진 패케이지의 외주면(外周面)에 근접한 위치가 설정된다. 이 결과, 절단시의 외력이 이 가이드에 크게 가하여지기 때문에, 레진 패케이지를 형태를 만드는 레진과 가이드와의 계면(界面)에 크랙(crack)이 생길 위험성이 있다. 크랙이 생기면, 크랙에서 레진 패케이지내에 수분(水分)이 들어가서, 내습성이 높은 레진 패케이지를 얻을 수가 없다.
다음에, 본 발명의 실시예를 도면을 참조하여 설명한다.
그리고, 실시예중에서는 리이드의 긴쪽 방향의 길이로 하고, 리이드의 긴쪽 방향으로 직각인 방향을 폭, 리이드의 주면에 수직인 방향을 높이(또는 두께, 깊이)로 정의한다.
[실시예]
제 1 도는 본 발명의 1실시예에 의한 절연형 파우어 트랜지스터의 사시도, 제 2a 도는, 제 1 도의 ⅡA-ⅡA'선에 따른 단면도. 제 2b 도는, 제 1 도의 ⅡB-ⅡB'선에 따른 단면도. 제 3 도는 마찬가지로 그 조립에 이용되는 리이드 프레임의 조립 완성 상태의 사시도. 제 4 도는 몰드시의 단면도. 제 5 도는 본 발명의 다른 1실시예에 의한 절연형 파우어 트랜지스터의 사시도. 제 6 도는, 제 5 도의 Ⅵ-Ⅵ'선에 따른 단면도이다.
본 실시예의 절연형 파우더 트랜지스터는 제 1 도에 도시한 것과 같이, 봉지체(레진 패케이지) 1과 레진 패케이지 1의 측면에서 돌출하는 3줄(本)의 리이드(길이 14mm, 폭 0.5mm, 두께 0.7mm) 2a, 2b, 2c로 되어 있다. 이 레진 패케이지(길이 15nm, 폭 10mm, 높이 4.1mm) 1의 제 1 주면 1a에는 관통 구멍(직경 3.2mm) 3, 홈부(길이 1.6mm, 깊이 2.4mm, 폭 10mm)4, 제 1 개구부(직경 1.6mm, 깊이 1.3mm)로 된 구멍 5가 마련되어 있다.
제 2a 도에 도시한 것과 같이 구멍 5의 바닥면에는, 헤더 지지체 12의 제 1 주면 12a가 노출하고 있다. 또 제 2 개구부(직경 1.6mm)로서의 구멍 5'가 마련되어 헤더 지지체 12의 제 2 주면 12b가 노출되고 있다.
이 구멍 5, 5'는 다음에 기술하는 레진 몰드 금형에 마련된 핀으로 헤더 지지체 12를 끼우는 것에 의해 형성된다.
특징적인 것은, 헤더 지지체 12의 노출 장소가, 패케이지 1의 높이 h(4.1mm)의 중간 부근이고, 패케이지의 제 1 주면 1a, 제 2 주면 1b의 양 표면에서 멀어지고 있는 것이다. 예를 들면, 도면중 h1의 수치는 2.5mm 정도로 하면, 헤더 지지체 12와 패케이지의 제 1 주면 1b에 접해서 마련된 방열판과의 내압은 400V정도로 되어, 실질상 문제가 없는 내압이 얻어진다.
여기서 말하는 내압은, 헤더 11에 바이어스(bias)를 인가하였을 때, 방열판과의 사이에서 방전이 일어나기 직전의 바이어스 전압을 말한다.
그리고, 도면중 14는 다음에 기술하는 금(金)와이어(wire)를 표시하며, 16, 21은 다음에 기술하는 V자의 흠을 표시하고 있다.
제 2b 도는 도시된 것과 같이, 매진 패케이지 1에는, 트랜지스터를 실장할때에 나사를 끼우는 관통 구멍(나사구멍) 3이 마련되어 있다. 이 나사 구멍 3은 내주면(內周面)이 레진으로 떨어져 있고, 레진 패케이지 1의 상면(제 1 주면)1a에서 하면(제 1주면에 대향하는 제 2 주면)1b로 향해서 관통하고 있다. 이 관통 구멍 중심은, 리이드의 돌출하는 패케이지 측면으로 부터 12mm의 길이의 장소에서 패케이지 폭의 중심에 마련된다. 또 이 나사 구멍 3의 근방에서 또한 헤더 11에 고정한 칩 13과의 사이에 홈부 4가 마련되어 있다. 이것은 실장할 때의 나사를 조이는 힘(4~6kgㆍcm)에 의해서 헤더 11의 제 1 주면 11a위에 고정됨은 물론 (胞) 반도체 칩 13이 깨지지 않도록 하기 위해서이다. 나사의 머리부분의 하면은 칩 13의 상부를 덮은 레진 패케이지 부분을 눌르지 않고, 칩 13에서 멀고, 홈 4에 의해서 구분된 레진 패케이지 부분을 눌룬다. 이로 인해 나사의 조이는 힘이 레진 패케이지 1을 거쳐서 칩 13에 가하여지지 않는다.
그리고, 홈 4의 중심은, 리이드의 돌출하는 패케이지 측면에서 7.4mm의 길이의 부분이다. 또한, 특징적인 것은, 홈 4부분에 있어서, 헤더위의 후지 두께 t1과, 헤더 아래의 수지 두께 t2가 동일하게 되어 있고, 이로인해 다음에 기술하는 이유에 의해서, 내습성, 절연 내압의 향상이 이루어진다.
그리고 또, 헤더 11의 두께와 리이드 2b(2a, 2b)의 두께가 동일한 평판상 리이드 부재가 사용되고 있는 것에 의해, 다음에 기술하는 리이드 프레임의 가공, 성형이 용이 하며 또한 값이 싸기 때문에, 트랜지스터의 가격이 값싸게 되는 이점을 갖는다.
다음에 제 2a 도와 제 3 도를 참조하면서, 이 트랜지스터의 제조 방법에 대해서 설명하고, 또한 트랜지스터의 세부의 특징에 대해서 설명한다.
이 트랜지스터의 조립에 있어서는, 제 3 도에서 도시한 것과 같은, 리이드 프레임 15가 사용된다. 이 리이드 프레임 15는 전기 전도성과 열 전도성이 우수한 금속판, 예를 들면 두께 0.7mm의 동판(Cu판)을 정밀 프레스(press)등으로 패터닝(pattering)하고, 또한 꾸부림 성형을 하여 얻어진다. 즉, 리이드 프레임 15는 가는 틀부(協部)8과 이 틀부 8의 한쪽면에서 직각으로 돌출하고, 또한 서로 평행으로 연장하는 3줄의 리이드 2a, 2b, 2c를 연결하여, 틀부 8과 평행으로 연존(延存)하는 가느다란 댐(dam)편 9에 의해서 일부가 구성된다. 이 댐편 9는 리이드 프레임 15를 취급할때에는 보강 부재의 역할을 하고 레진 몰드시에는 주입된 레진의 유출을 방지하는 댐의 역할을 한다.
양쪽의 리이드 2a, 2c의 선단(先端) 부분은 부분적으로 가늘게 졸려짐과 동시에, 선단은 폭이 넓어져서, 와이어 접속부 10, 10'를 구성하고 있다. 이 가늘게 졸리는 것을 레진 패케이지 1내에 리이드 2a, 2c의 선단이 위치하였을때 레진에 와이어 접속부 10, 10'가 물리어서 빠지지 않도록 하기 위하여 마련된다.
한편, 중앙의 리이드 2b는 아래쪽으로 한단 꺽기어 꾸부러지고, 폭이 넓은 헤더 11에 연결되어 있다. 이 헤더 11은 리이드 2b에 가까운 제 1 주면 11a(상면) 영역으로 V자의 홈 16에 의해서 둘러쌓인 칩 부착 영역 17을 가지며, 그 다른쪽 끝은 부착 구멍 형성 영역 18을 구성한다. V자의 홈 16은 레진과 헤더 11과의 접착성을 양호하게 하여, 내습성을 높이기 위해서 마련된다. 또 21도 상기 V자 홈 16과 마찬가지 작용을 가지며, 헤더 지지체 12로 부터의 수분의 침입을 방지한다. 부착 구멍 형성 영역 18은 칩 부착 영역 17의 양쪽 부분에서 연장하는 가느다란 암(arm) 19, 19'에 둘러쌓인 영역이다. 이 암 19, 19'의 선단 부분은, 계단 상태로 한단 높게되어, 레진 몰드할때의 헤더 11의 몰드 높이를 규정하는 가이드(헤더 지지부) 12, 12'를 만들고 있다.
이 리이드 프레임 15를 사용하여 트랜지스터를 조립하는 경우에는, 제 3 도에 도시한 것과 같이, 리이드 프레임 15의 칩 부착 영역 12에 칩(반도체 소자)13이 고정된다. 이로인해, 칩 13의 전극(코렉터)가 리이드 2b에 전기적으로 접속된다. 이어서 칩 13의 2개의 상면 전극(베이스 에미터)과 소정의 2a, 2c의 선단이 와이어 14로 전기적으로 접속된다. 그후, 댐편 9에서 선단의 헤더 부분 전체는 레진 몰드되어서 제 1 도, 제 2a 도 및 제 2b 도에서 도시되는 것과 같이 레진으로 덮혀진다.
이때 주목할 것은 헤더 11의 하면 11b를 덮은 레진 7의 두께(예를 들면 0.3mm∼0.5mm의 두께)가 균일하게 되어, 높은 절연 내압과 방열성을 갖는 것과 같이 형성할 필요가 있다. 이 때문에, 제 4 도에서 표시한 몰드 윗틀 23, 아래틀 22의 위치 결정 핀 25, 26이 가이드 12를 끼워서, 레진 몰드할때의 캐비티내에서의 헤더 11의 높이를 정확하게 규정한다. 이 결과, 레진 7의 두께는 균일하게 되고, 또한 레진은 가이드 12의 상면 12a와, 하면 12b의 일부을 제외하고, 그 이외의 가이드 12, 12', 가이드 종단부 12c 및 암 19, 19', 헤더 11로 되는 금속판 부분 전체를 덮는 것으로 된다. 여기서 말하는 절연 내압이라는 것은 헤더 1에 바이어스를 인가하였을때 방열판과의 사이에 존재하는 레진이 파괴되기 직전의 바이어스 전압을 말한다. 0.3mm∼0.5mm의 레진으로는 4.8kV∼7kV의 절연 내압이 얻어진다.
제 4 도에 있어서 24는 레진의 주입구가 되는 게이트(gate)이다.
주목할 것은 가이드 12는 레진에 의해서 그 대부분이 덮혀져 있으나, 몰드 금형의 위치 결정 핀에 의해서 끼워지는 부분의 가이드 12는 원형의 구멍 5, 5'의 바닥면으로 노출하기 때문에, 가이드 12의 위치를 레진두께의 중앙부 부근에 마련한 것에 있다. 이로인해 레진 패케이지의 상면 1a, 하면 1b에 도전체가 접촉하도록 하여도, 가이드 12, 12'의 노출부가 도전체와의 사이에서 방전하지 않는 거리로하는 것이 실질상 가능하다.
또한 몰드후, 가이드 12, 12'에는 큰 힘이 가해지지 않으므로(절단 성형이 불필요), 패케이지 1과 가이드 12, 12'의 경계면에는 레진의 크랙이 들어가는 일은 없고, 내습성도 높다.
또한 절연 내압을 높이기 위해서, 몰드후, 구멍 5, 5'에 레진을 주입하여도 좋은 것은 말할 것도 없다.
제 4 도에 있어서, 또 주목할 것은 홈 4부분에 있어서, 헤더 상면 11a의 레진 두께 t1과 헤더 하면 11b의 레진 두께 t2가 대략 동일하게 되도록 홈 4의 깊이를 설정한 것이다. 이로인해, 헤더 11의 상하면의 레진의 충전 속도를 동일하게 하여, 확실하게 또한 균일하게, 헤더 하면 11b에 얇은 레진막 7을 형성할 수 있다. 만약 충전 속도가 동일하기 않으면, 헤더 상면 11a를 통과한 레진과, 헤더 하면 11b를 통과한 레진과의 접속부가 헤더 하면 11b에 위치하고 내습성이 나빠졌던지, 혹은 절연내압이 낮아져 버리든지 한다. 이것은, 게이트 24방향에서 볼때의 홈 4부분의 레진 통과 면적이 헤더 11상하면에서 틀렸을때에 일어난다. 본 발명에서는 이 면적을 동일하게 하도록 연구가 실행되고 있다.
또한 나사 구멍 3내주면은, 레진에 의해서 형성되기 때문에, 절연 내압도 높다.
다음에 불필요하게된 리이드 프레임 부분, 즉 댐편 9와 틀부 9은 절단 제거되어, 제 1 도에 도시한 것과 같은 트랜지스터가 제조된다.
제 5 도 및 제 6 도는, 본 발명의 다른 1실시예에 의한 절연형 트랜지스터이다. 이 트랜지스터의 특징점은, 제 1 도에 도시한 트랜지스터의 홈 4에 본딩(bonding)으로 레진 26을 흘려버린 것이다. 이 이유는, 실장할 때에 나사 멈춤을 할경우, 홈 4의 양끝과 홈 4의 중앙부에서 크랙이 발생할 가능성이 있다. 이 때문에, 레진 26을 홈 4에 넣는 것에 의해, 나사 멈춤을 할때의 크랙이나 실장할때에 패케이지 1의 하면에 이물(異物)이 들어갔을 경우에, 이러한 홈 4부분의 크랙은 일어나지 않고 X, Y방향의 비틀림에 강한 패케이지가 형성된다.
또한 위치 결정 핀에 의한 구멍 5, 5'에도 본딩으로 레진 27, 28이 매입되어 있어, 헤더 지지체 12의 노출을 전혀 없도록 하고 있다. 이로인해, 절연형 트랜지스터의 절연 내압과 내습성을 향상할 수 있다.
상기의 실시예에 의해 다음의 효과가 얻어진다.
(1) 본 발명의 절연형 트랜지스터는 가이드 12의 위치 결정 핀 구멍 이외는 절연성의 레진으로 덮혀져 있다. 이로인해, 레진 패케이지 1의 주면에 도전성이 접촉하는 정도로 근접해서 실장하여도, 레진의 개재에 의해서 트랜지스터의 코렉터 전위와 등전위로 되는 가이드 12와 상기 도전체와의 사이에서는 방전(쇼트)은 일어나지 않는다. 도 가이드 12의 상하면은 각각 레진 패케이지 1의 상하면에서 멀고, 구멍 5, 5'의 바닥에 위치하고 있어 오목한 부분의 공기가 절연체로서 작용한다. 이러한 것에 의해, 본 발명의 트랜지스터는 절연성이 높고, 높은 전압에 적합한 높은 내압(400V 정도)의 레진 패케이지 구조로 되고, 근접 실장도 가능하게 된다.
(2) 본 발명의 트랜지스터는 가이드 12가 레진 패케이지 1의 각각 상하면에 있어서의 구멍 5, 5'의 바닥에 위치하고 있으므로, 먼지등에 의한 방전(쇼트)는 먼지가 이들 구멍 5안에 들어가고, 또한 가이드 12와 다른 도전체와의 사이에 오랫동안 겹쳐 쌓이지 않으면 일어나지 않으며, 이와 같은 일은 일어나기 어렵다. 이와 같은 점에서도 본 발명의 트랜지스터는 높은 절연 효과를 유지할 수 있는 것으로 된다.
(3) 본 발명의 트랜지스터는 나사 구멍 3은 홈 4에 의해서 칩 13과 구분되어 있다. 따라서 실장할때의 나사 조임을 할 때에는, 나사 머리의 하면은 홈 4와 사이가 떨어지고, 또한 칩 13에서 거리가 멀은 레진 패케이지의 상면 부분에만 접촉하지 않으므로, 나사 조임에 의한 칩의 파손은 방지되어, 실장의 신뢰성이 달성된다.
(4) 본 발명의 트랜지스터는 그 제조시에 있어서, 레진 몰드후에, 가이드 12에 외력이 가해지지 않는다. 이로인해, 가이드 12와 레진과의 밀착성은 높으므로, 수분이 침입하기 어렵다. 이 결과, 내습성의 향상이 달성된다.
(5) 본 발명의 트랜지스터는, 이형동조(異形銅條) 재료를 사용하지 않고, 값싼 평판 재료를 사용해서 리이드 프레임 15를 형성하고 있으므로, 트랜지스터로서의 가격을 값싸게 할 수 있는 이점을 가지고 있다.
(6) 상기 (1)∼(5)에서 본 발명에 의하면 신뢰도가 높으며, 또한 고성능이고, 값싼 절연형 파우어 트랜지스터의 제공이 달성된다.
(7) 홈 4에 본딩 레진을 매입한 것에 의해 실장할때에 패케이지에 가해지는 여러가지의 비틀림을 완화하여 비틀림에 대해 강한 패케이지가 형성된다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경이 가능하다는 것은 말할 것도 없다. 예를 들면, 상기 실시예에서는 가이드는 1쌍으로 되어 있으나, 이것은 연결한 구조라도 마찬가지의효과가 얻어진다. 또, 가이드는 헤더의 측면부 방향으로 연장하는 구조라도 상기 실시예와 마찬가지의 효과가 얻어진다.
이상의 설명에서는 주로, 본 발명장에 의해서 이루어진 발명을 그 배경으로된 이용 분야인 절연형 파우어 트랜지스터 기술에 적용한 경우에 대해서 설명하였으나, 이에 한정되는 것은 아니며, 예를 들면 다이오드(diode), 집적 회로 장치등 그외의 반도체 장치에서 마찬가지로 적용되어 동일한 효과가 얻어진다.

Claims (12)

  1. 제 1 주면, 상기 제 1 주면에 대향하는 제 2 주면 사이에 다수개의 측면을 가지며, 상기 제 1 주면에 반도체 칩이 고정되며, 전기도전성과 열전도성이 양호한 헤더, 제 1 주면과 이 제 1 주면에 대향한 제 2 주면을 가지며, 상기 헤더의 1측면에 한쪽 끝이 연결되고, 또한 종단부를 갖는 헤더지지체, 상기 반도체 칩의 전극에 와이어를 거쳐서 전기적으로 접속되며, 전기도전성과 열전도성이 양호한 다수개의 리이드, 상기 헤더지지체의 제 1 주면의 일부가 바닥면으로 되는 제 1 개구부, 상기 헤더지지체의 제 2 주면의 일부가 바닥면으로 되는 제 2 개구부, 상기 헤더의 긴쪽방향과 수직인 방향으로 마련된 홈부를 구비한 봉지체를 포함하며, 상기 봉지체는 상기 헤더, 상기 반도체 칩, 상기 헤더지지체의 종단부를 덮으며, 또한 제 1 주면, 이 제 1 주면에 대향하는 제 2 주면, 제 1 주면에서 제 2 주면에 걸쳐서 마련된 관통구멍을 갖고, 상기 홈부는 상기 관통 구멍과 상기 반도체 칩의 사이에 마련되는 반도체 장치.
  2. 특허청구의 범위 제 1 항에 있어서, 상기 봉지체는 수지로 되는 반도체 장치.
  3. 특허청구의 범위 제 1 항에 있어서, 상기 제 1 개구부와 제 2 개구부의 깊이는 근사한 반도체 장치.
  4. 특허청구의 범위 제 2 항에 있어서, 상기 제 1 개구부와 제 2 개구부의 깊이는 근사한 반도체 장치.
  5. 특허청구의 범위 제 4 항에 있어서, 상기 헤더의 두께는 리이드의 두께와 동일한 반도체 장치.
  6. 특허청구의 범위 제 2 항 내지 제 5 항중 어느 한항에 있어서, 또 상기 홈부를 매입하는 절연층을 포함하는 반도체 장치.
  7. 특허청구의 범위 제 6 항에 있어서, 또 상기 제 1 개구부 및 제 2 개구부를 매입하는 절연층을 포함하는 반도체 장치.
  8. 제 1 주면, 이것에 대향하는 제 2 주면, 제 1 주면과 제 2 주면 사이에 다수개의 측면을 가지고, 또한 상기 제 1 주면에는 반도체 칩이 고정되며, 전기 전도성과 열전도성이 양호한 헤더, 상기 헤더의 1측면에 한끝이 연결되고, 또한 종단부와 제 1 주면, 이것에 대향하는 제 2 주면을 갖는 헤더지지체, 상기 반도체 칩의 전극에 와이어를 거쳐서 전기적으로 접속되며, 전기전도성과 열전도성이 양호한 다수개의 리이드와 상기 헤더, 상기 반도체 칩, 상기 리이드의 일부, 헤더지지체 및 그 종단부를 덮는 봉지체로 되는 트랜지스터에 있어서, 상기 봉지체에는 상기 헤더의 긴쪽방향과 수직인 방향, 또한 상기 헤더지지체의 종단부와 상기 반도체 칩 사이에 홈부가 마련되어 있는 트랜지스터.
  9. 특허청구의 범위 제 8 항에 있어서, 상기 봉지체는 수지로 되는 트랜지스터.
  10. 특허청구의 범위 제 9 항에 있어서, 상기 홈부에서의 헤더의 제 1 주면위의 수지두께는 헤더의 제 2 주면 아래의 수지두께와 근사한 트랜지스터.
  11. 특허청구의 범위 제 8 항에 있어서, 상기 헤더의 두께는 상기 리이드의 두께와 동일한 트랜지스터.
  12. 특허청구의 범위 제 8 항 내지 제 11 항중 어느 한 항에 있어서, 또 상기 홈부를 매입하는 절연층을 포함하는 트랜지스터.
KR1019860000164A 1985-03-13 1986-01-14 반도체 장치 KR930010069B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP48309 1985-03-13
JP60-48309 1985-03-13
JP60048309A JPS61208242A (ja) 1985-03-13 1985-03-13 半導体装置

Publications (2)

Publication Number Publication Date
KR860007729A KR860007729A (ko) 1986-10-15
KR930010069B1 true KR930010069B1 (ko) 1993-10-14

Family

ID=12799814

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860000164A KR930010069B1 (ko) 1985-03-13 1986-01-14 반도체 장치

Country Status (2)

Country Link
JP (1) JPS61208242A (ko)
KR (1) KR930010069B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815165B2 (ja) * 1987-09-17 1996-02-14 株式会社東芝 樹脂絶縁型半導体装置の製造方法
US5089878A (en) * 1989-06-09 1992-02-18 Lee Jaesup N Low impedance packaging
EP0694966A1 (en) * 1994-07-29 1996-01-31 STMicroelectronics S.r.l. Package for an electronic semiconductor circuit

Also Published As

Publication number Publication date
KR860007729A (ko) 1986-10-15
JPS61208242A (ja) 1986-09-16

Similar Documents

Publication Publication Date Title
US7449774B1 (en) Semiconductor power module having an electrically insulating heat sink and method of manufacturing the same
US5703399A (en) Semiconductor power module
KR100478883B1 (ko) 반도체장치
KR100229858B1 (ko) 반도체 장치
US20030113954A1 (en) Method of making a semiconductor package having exposed metal strap
US7508060B2 (en) Multi-chip semiconductor connector assemblies
EP0777272B1 (en) Semiconductor device
US4503452A (en) Plastic encapsulated semiconductor device and method for manufacturing the same
EP0418891B1 (en) Moulded plastic power semiconductor device
KR930007518B1 (ko) 반도체장치
US5038200A (en) Resin insulated type semiconductor device
KR930010069B1 (ko) 반도체 장치
US6281579B1 (en) Insert-molded leadframe to optimize interface between powertrain and driver board
EP0809861B1 (en) Method of manufacturing a semiconductor device for surface mounting suitable for comparatively high voltages, and such a semiconductor device
JPH088375A (ja) 半導体装置およびその製造に使用されるリードフレーム並びに金型
JPH0567697A (ja) 樹脂封止型半導体装置
JP3688440B2 (ja) 半導体装置
US20230125452A1 (en) Semiconductor Package with Blind Hole Attachment to Heat Sink
JPS6322677Y2 (ko)
JPS63141353A (ja) 樹脂封止型半導体装置とその製造方法
US9040356B2 (en) Semiconductor including cup-shaped leadframe packaging techniques
JPH0530070B2 (ko)
JPH0318741B2 (ko)
JPH06334109A (ja) 半導体装置用リードフレームと半導体装置の製造方法
JPH0349399Y2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20011004

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee