KR930009638B1 - 라인 컴퓨터(Line Computer) - Google Patents

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KR930009638B1
KR930009638B1 KR1019900013835A KR900013835A KR930009638B1 KR 930009638 B1 KR930009638 B1 KR 930009638B1 KR 1019900013835 A KR1019900013835 A KR 1019900013835A KR 900013835 A KR900013835 A KR 900013835A KR 930009638 B1 KR930009638 B1 KR 930009638B1
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signal
controller
data
clock
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히로카즈 타이라쿠
켄이치 이노우에
치아키 이토오
켄지 타키모토
시케토시 타니도
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요꼬가와 덴끼 가부시끼가이샤
야마나까 타꾸
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Abstract

내용 없음.

Description

라인 컴퓨터(Line Computer)
제 1 도는, 종래의 라인 컴퓨터의 요부를 나타내는 블록 다이어그램도.
제 2 도는, 제 1 도에서 나타낸 장치의 기능을 나타내는 타임 챠이트도.
제 3 도는, 본 발명에 관한 라인 컴퓨터의 요부를 나타내는 블록 다이어그램도.
제 4 도는, 본 발명에 관한 장치의 기능을 나타내는 타임 챠이트도.
제 5 도는, 본 발명의 다른 컴퓨터의 요부를 나타내는 블록 다이어그램도.
제 6 도는, 본 발명의 라인 컴퓨터가 라인 제어 시스템에서 사용되는 전체 시스템을 나타내는 도면.
제 7 도는, 본 발명의 라인 컴퓨터의 CPU보드를 나타내는 블록 다이어그램.
제 8 도는 본 발명의 라인 켬퓨터내에 사용되는 캘린더 클록의 회로구성을 나타내는 다이어그램의 부분.
제 9 도 및 제 10 도는, 제 8 도에서 나타낸 캘린더 클록의 기능을 나타내는 타임 챠이트도.
제 11 도는, 본 발명의 라인 컴퓨터에 사용되는 문자 표시 제어부의 구성을 나타내는 블록 다이어 그램.
제 12 도는, 제 11 도에서 나타낸 문자 표시제어부의 기능을 나타내는 타임 챠이트도.
제 13 도는, 본 발명의 라인 컴퓨터내에 설치된 I/O 보드의 접속을 나타내는 모식적 도면.
제 14 도는, 본 발명의 라인 컴퓨터 내에 설치된 I/O 보드의 하드 웨어 개념을 나타내는 모식적 도면.
제 15 도는, 본 발명의 라인 컴퓨터 내에 설치된 I/O 보드의 소프트웨어 개념을 나타내는 모식적 도면.
제 16 도는, 본 발명의 라인 컴퓨터 내에 설치된 플로피 디스크 드라이브의 개념을 나타내는 모식적 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : CPU 2 : 주메모리 블록
3 : I/O 장치 4 : 디코우더
5 : 버스타이밍 조정회로 5b : 버퍼
5c : 제어회로 6 : 캐쉬 메모리
7 : ROM 10 : 라임 컴퓨터
20 : 제조라인 21 : 바코드 판독기
22 : CRT 23 : 테스터
24 : 시각 센서 25 : 액츄에이터
26 : 카운터 30 : 제품
31, 32 : I/O 장치 40 : 라임 콘트롤러
50 : 프린터 51, 52 : 버스 타이밍 조정회로
60 : 컴퓨터 100 : CPU 기판
101 : 콘버터 102 : 주(主)프로세서
103 : 메모리 콘트롤러 104 : DMA 콘트롤러
105 : VMF 버스 콘트롤러 106 : 주변 콘트롤러
107 : SCSI 콘트롤러 108 : FDD 콘트롤러
109 : ROM 110 : 종(從) 프로세서
111 : 통신 콘트롤러 112 : 캘린더 클록
113 : 이상 검지수단 114 : ROM
115 : 통신 인터페이스 116 : 그래픽 콘트롤러
117 : CRT 표시 콘트롤러 118 : 표시 메모리
201 : RAM 201a : 코드 영역
201b : 어트리뷰트 영역 201c : 폰트 영역
202 : CRT 콘트롤러 203 : 쉬프트 레지스터
204 : 어트리뷰트 콘트롤러 205 : 어트리뷰트 어드레스 콘버터
206 : 폰트 어드레스 콘버터 1081 : 기판 이상 검지수단
1082 : 기판 드라이버 1082a : 자기진단수단
1082b : 기판 분리수단 1211 : 표준클록 발생수단
1212 : 분주기 1213 : 제 1 카운터
1214 : 제 2 카운터 1215 : 제 3 카운터
1216 : 제 4 카운터 1217 : 플립플롭 회로
1218 : 전원 감시수단 DB :데이타 버스
KB : 키보드 C1 내지 Cn : I/O 기판
CC : 기판 제어회로 S : 선택기
FD1, FD2 : 플로피 디스크 드라이브 HD : 하드디스크 드라이브
FD1Z, FD2Z, FD3Z : 단자저항 FD10, FD20, FD30 : 전달/수납부
FD1R, FD2R, FD3R : 데이지 체인 리시버 FD1A, FD2A : 드라이버
FD1I, FD2I : 리시버
본 발명은, 제조라인 제어시스템을 제어하는데 사용되는 라인 컴퓨터(Line Computer)로서, 보다 상세하게는, 라인 컴퓨터가 원활하게 작동될 수 있도록 그의 내부에 설치되는 CPU용 기능의 개선에 관한 것이다.
본 발명자등은, 라인 컴퓨터를 사용하는 제조라인 제어 시스템에 관하여 미합중국 특허출원을 하였으며, 그 출원은 미합중국 특허 제 4,870,590호로 특허되었다.
상기 특허에서 기술된 라인 컴퓨터는 본 발명에서 종래 기술로서 예시된다.
먼저, 라인 컴퓨터 CPU 기판 주위의 주변회로의 구성에 대하여 설명한다.
제 1 도는, 낮은 속도로 작동하는 I/O 장치와 함께, 25MHz 클록 또는 33MHz 클록에서 작동하는 68020 또는 68030과 같은 고속 CPU가 있는 종래의 라인 컴퓨터의 요부를 나타낸다.
도면에 있어서, CPU(1)는 데이타버스(DB), 어드레스 버스(AB) 및 기타 신호선을 통하여 주메모리 블록(2) 및 저속 I/O장치(31) 및 (32)에 접속된다.
어드레스 신호 ADR, 판독/기록신호
Figure kpo00001
, 어드레스 스트로브신호
Figure kpo00002
및 데이타 스트로브 신호
Figure kpo00003
는 CPU(1)로부터 디코오더(4)로 입력된다.
디코우더(4)로부터, 칩 선택신호
Figure kpo00004
는 I/O장치(31) 및 (32)에 출력된다.
또한, 데이타 스트로브 확인 신호 DSACK, DSACK1, 및 DSACK2는 각 블록이 데이타를 전송하거나 수납할 때마다 각 블록으로부터 단일신호선으로 전달된다.
제 2 도는, 상기 시스템의 작용을 나타내는 타임 챠아트이다.
CPU(1)가 I/O장치(31)에 대한 판독주기를 시작했다고 가정하면, 어드레스 신호 ADR, 어드레스 스트로브 신호
Figure kpo00005
, 및 데이타 스트로브 신호
Figure kpo00006
들은 CPU(
1)로부터 전송된다.
디코우더(4)는 이들 신호르 해석하고 I/O장치(31)로 칩선택신호
Figure kpo00007
를 보낸다.
이것에 응답하여, I/O 장치(31)은 어드레스 신호 ADR에 대응하는 판독 데이타를 데이타 버스(DB)로 보낸다.
CPU(1)는 데이타 확인신호
Figure kpo00008
에 따라 이 판독 데이타를 도입한다.
이러한 작용에 의하여 판독 주기는 완료된다.
다음에, CPU(1)가 I/O 장치(32)에 대하여 기록주기를 시작했다고 가정하면, 어드레스 스트로브 신호
Figure kpo00009
가 CPU(1)로부터 전달된다.
조금뒤에, 데이타 스트로브신호
Figure kpo00010
가 전달된다.
디코우더(4)가 해석하고 침선택신호
Figure kpo00011
를 I/O 장치로 보낸다.
한편, CPU(1)는 데이타 버스(DS)로 기록 데이타를 보낸다.
이 기록 데이타를 도입한후, I/O 장치(32)는, 데이타 스트로브, 확인신호
Figure kpo00012
를 "L"상태로 바꾸도록 기능한다.
기록주기는 이러한 작용으로 완료한다.
상기 도면의 시스템은 상기에서 설명한 바와같이 판독주기 및 기록주기를 반복한다.
그러나, 상술한 종래의 시스템은 다음과 같은 문제점을 가진다.
(1) 종래의 시스템에 있어서는, 어드레스 스트로브 신호
Figure kpo00013
가 주기 개시후 곧바로 삽입되고, 주기 종료전 바로 부정된다.
따라서, 어드레스(ADR)의 섹트시간 t1 및 유지시간 t2이, 저속 I/O 장치의 신뢰할 만한 기능을 위하여는 너무 짧으며, 이들 저속 I/O 장치에 있어서, 처리시간이 충분치 않다.
(2) 종래의 시스템에 있어서는, 마지막 데이타 스트로브 확인신호
Figure kpo00014
가 고 임피던스로 바뀌지 않는 반면, 다음 데이타 스트로브 확인신호
Figure kpo00015
는 동적(L)으로 된다.
이러한 경우에, 충돌시간 t3을 가지는 신호 충돌이 동일 선상에서 발생한다.
(3) 종래의 시스템에 있어서는, 기록주기가 판독주기후 바로 수행한다.
이 경우, 만약 최후의 판독데이타가 동일 데이타 버스내에 존재할 때, CPU(1)로부터 데이타 보스(DB)로 기록 데이타가 보내지면, 이들 2개의 데이타가 시간 t4동안 충돌을 일으킨다.
(4) 데이타 스트로브 신호
Figure kpo00016
가 기록 주기의 종료후 바로 취소되므로, 기록 데이타의 유지시간 t4이 저속 I/O 장치에 있어 충분치 않다.
본 발명의 목적은, 종래 기술의 상기 문제점을 극복하기 위한 것이다.
본 발명의 다른 목적은, 고속 CPU 및 저속 I/O 장치를 사용하는 시스템내의 충분한 기산 여유를 가지는 버스타이밍을 제공함에 있다.
[실시예]
제 3 도는, 본 발명의 버스 타이밍 조정회로(5)의 블록 다이어그램이다.
이 버스 타이밍 조정회로의 구조적 특징은, 종래의 장치내에 설치된 디코우더 대신에, 버퍼(5b) 및 제어회로(5c)가 마련된다는 점이다.
버퍼(5b)는, I/O 장치(31) 및 (32)에 접속된 데이타 버스(DB)를 분할하도록 마련된다.
SData는 버퍼(5b)와 CPU(1)사이에서 전송된 데이타를 나타낸다.
PData는 버퍼(5b)와 I/O 장치(31), (32)사이에서 전송된 데이타를 나타낸다.
버퍼(5b)는 존재에 의하여, 이들 데이타의 충돌은 데이타 버스(DB0에서 발생하지 않는다.
제어회로(5c)는, CPU(1)에서 인기된 어드레스 스트로브 신호
Figure kpo00017
및 데이타 스트로브 신호
Figure kpo00018
를 수납하고, 이들 신호를 지연하도록 기능한다.
또한, 제어회로(5c)는 이들 신호를 칩선택 신호
Figure kpo00019
로서 I/O 장치(31) 및 (32)로 보낸다.
칩선택 신호
Figure kpo00020
의 전송은, 어드레스 스트로브 신호
Figure kpo00021
및 데이타 스트로브 신호 DS가 부정될 때의 시간보다 빠른 고정된 시간은 금지한다.
CPU(1)가 기록주기를 개시하였을 때, 제어회로(5c)는, 어드레스 스트로브 신호
Figure kpo00022
및 데이타 스트로브 신호
Figure kpo00023
에 따라 버퍼(5b)로 버퍼 인에이블신호
Figure kpo00024
를 발생한다.
CPU(1)가 판독주기를 개시하였을 때, 제어회로(5c)는 I/O 장치(31) 및 (32)로부터의 데이타를 래칭하기 위하여 버퍼인에이블 신호
Figure kpo00025
및 래칭타이밍 신호
Figure kpo00026
를 발생한다.
즉, 버퍼 인에이블 신호 BUFEN와 판독/기록신호
Figure kpo00027
(DIR 신호)에 의지하여, 버퍼(5b)내의 데이타가 전송되는 쪽의 데이타 버스(DB)가 결정된다.
또한, 버퍼(5b)는 판독/기록신호
Figure kpo00028
를 수납하고, 버퍼(5b)의 입력 또는 출력방향을 결정하기 위하여 DIR신호로서 이 신호를 이용한다.
예를들면, IC 74646이 버퍼(5b)로서 사용되며, 상기 논리를 설정하기 위하여 제어회로(5c)로서 논리 회로가 사용된다.
제 4 도는, 버스 타이밍 조정회로(5)의 기능을 나타내는 타임 챠아트이다.
CPU(1)가 판독주기를 개시했다고 가정할 때, CPU(1)는 어드레스 신호 ADR 및 판독/기록신호
Figure kpo00029
를 보내고, 어드레스 스트로브 신호
Figure kpo00030
및 데이타 스트로브 신호
Figure kpo00031
를 가정한다.
이때, 버퍼(5b)의 I/O방향 DIR은 H상태에 있게 된다.
제어회로(5c)는, 어드레스 스트로브 신호
Figure kpo00032
및 데이타 스트로브 신호
Figure kpo00033
를 시간 t1′지연시키고, 내부 어드레스 스트로브 신호
Figure kpo00034
및 내부 어드레스 스트로브 신호
Figure kpo00035
를 발생한다.
또한, 제어회로(5b)는 어드레스 ADR의 값에 따라 I/O 장치(31) 또는 (32)로 칩선택 신호
Figure kpo00036
또는
Figure kpo00037
를 보낸다.
따라서, 판독데이타 PData는 어드레스 ADR에 따라 특정 I/O 장치로부터 데이타 버스(DB)로 전송된다.
동시에, 데이타 스트로브 확인신호
Figure kpo00038
가 I/O 장치에서 전송된다.
또한, 제어회로(5c)는 버퍼(5b)내에 판독데이타 PData를 저장하도록 버퍼(5b)로 래치 타이밍 신호
Figure kpo00039
를 보낸다.
이때, 제어회로(5a)는 내부 어드레스 스프로브 신호
Figure kpo00040
, 내부데이타 스트로브 신호
Figure kpo00041
, 및 칩선택 신호
Figure kpo00042
를 금지하도록 기능한다.
다음에, 제어회로(5a)는, 필요한 기간동안 인에이블 타이밍 신호
Figure kpo00043
를 버퍼(5b)로 보내도록 기능한다.
따라서, 판독데이타 SData는 CPU측에서 데이타 버스(DB)로 보내진다.
그리고, 제어회로(5c)는 데이타 스트로브 확인신호 SDSACK(L)를 전송한다.
이 신호에 의거하여, CPU(1)는 데이타 SData를 도입하고, 이러한 작용에 의하여 판독주기가 종료한다.
한편, CPU(1)가 기록주기를 개시했다고 가정하면, CPU(1)는 어드레스 ADR, 판독/기록 신호
Figure kpo00044
, 어드레스 스트로브 신호
Figure kpo00045
, 그리고 조금후에, 데이타 스트로브 신호
Figure kpo00046
를 가정한다.
그리고, CPU(1)는 기록 데이타 SData를 전송한다.
제어회로(5c)는, 어드레스 스트로브 신호
Figure kpo00047
와 데이타 스트로브 신호
Figure kpo00048
를 지연하도록 기능하며, 상기 판독주기에서와 동일한 방식으로 내부 어드레스 스트로브 신호
Figure kpo00049
및 내부데이타 스트로브 신호
Figure kpo00050
를 발생한다.
또한 제어신호(5b)는 어드레스 ADR의 값에 따라서 I/O 장치(31) 또는 (32)로 칩 선택신호 PSC1(L) 또는 PCS2(L)로 보낸다.
상기 지연시간의 존재에 의하여, 신호선 PDSACK의 상태는 고 임피던스(시간 t3′)로 된다.
이때, 버퍼(5b)의 I/O방향 DIR은, 판독/기록 신호
Figure kpo00051
에 의하여 L상태로 만들어진다.
그리고, 제어회로(5c)는, 버퍼(5b)의 내부에 통하여 기록 데이타 SData가 지나가도록 하는 인에이블 신호
Figure kpo00052
를 버퍼(5b)로 전송한다.
따라서, 제어회로(5c)는 I/O장치 측에서의 데이타 버스(DB)에 기록 데이타 PData를 전송하도록 기능한다.
I/O장치는, 기록 데이타 PData를 도입한 후에, 데이타 스트로브 확인 신호
Figure kpo00053
를 되돌려 보낸다.
그리고, 제어회로(5c)는, 내부 어드레스 스트로브 신호
Figure kpo00054
내부 데이타 스트로브 신호
Figure kpo00055
, 및 칩 선택 신호
Figure kpo00056
또는
Figure kpo00057
를 부정한다.
더욱이, 제어신호(5c)는, 버퍼 인에이블신호
Figure kpo00058
를 부정하고, CPU(1)로 데이타 스트로브 확인신호
Figure kpo00059
를 가정한다.
이상의 결과는 CPU(1)는 어드레스 스트로브 신호
Figure kpo00060
, 데이타 스트로브 신호
Figure kpo00061
, 및 또한, 데이타 스트로브 확인 신호
Figure kpo00062
를 부정한다.
이러한 작용에 의하여 기록 주기가 완료된다.
이상에서 기술한 바와같이, 제어회로(5c)는, CPU(1)로부터의 어드레스 스트로브 신호
Figure kpo00063
및 데이타 스트로브 신호
Figure kpo00064
의 전송지연을 하는 기능을 하며, 칩 선택 신호
Figure kpo00065
또는
Figure kpo00066
를 발생하며, CPU(1)로부터의 어드레스 스트로브 신호
Figure kpo00067
및 데이타 스트로브 신호
Figure kpo00068
가 부정되기전에 내부 데이타 스트로브 신호
Figure kpo00069
및 칩선택 신호
Figure kpo00070
또는
Figure kpo00071
의 전송을 금지한다.
따라서, 본 발명은 다음의 장점을 가진다 ;
(1) 어드레스 ADR의 셋트 시간 t1 및 유지시간 t2으로 충분한 시간을 얻을 수 있다.
(2) 데이타 스트로브 확인신호
Figure kpo00072
의 최종 전송이 완료된 후, 충분한 시간 t3′이 고 임피던스 상태에서 유지된다.
(3) 기록주기에서, 충분한 유지시간(t5′)이 기록데이타 PData에 대하여 얻을 수 있다.
더욱이, 본 발명에 있어서는 버퍼(5b)가 CPU(1)와 I/O 장치(31) 및 (32)사이에 배열되므로, CPU(1)와 I/O 장치(31) 및 (32)로부터 전송된 양 데이타를 분리하게 되고, 먼저 주기에서의 데이타와 지금 주기에서의 데이타가 데이타 버스(DB)상에서 충돌하는 불리함이 회피될 수 있다.
즉 시간 t4′에 의하여 나타낸 고 임피던스 상태가 보장된다.
제 5 도는, 캐쉬(Cache)메모리가 마련된 시스템에 버스 타이밍 조정회로(51) 및 (52)가 적용된 1예를 나타낸다.
본 예에서, 1 버스 타이밍 조정회로(51)는, CPU(1)와 캐쉬메모리(6)가 접속되는 고속버스(B1′)측과, 주메모리 블록(2)이 접속되는 중속버스(B2′)측의 사이에 마련되며, 제 2 버스 타이밍 조정회로(52)는 중속버스(B2′)측과, I/O 장치(3) 및 ROM(7)이 접속되는 저속버스(B3′)측의 사이에 마련된다.
제 1 및 제 2 버스 타이밍 조정회로(51) 및 (52)는 제 3 도에서 나타낸 회로와 유사한 구성을 가지며, 유사하게 기능한다.
따라서, CPU(1)는 각 블록으로 최적속도로 억세스할 수 있다.
본 실시예에 관하여는, 고속버스(B1′)측에서와 마찬가지로 CPU(1)는 고속이면서 최대성능을 얻을 수 있다.
한편, 저속버스(B3′)측에 대해서는, 저속 I/O 장치는 저속에서 기능할 수 있으며, 따라서 그의 확실한 작용이 보장될 수 잇다.
따라서, 고도의 탁월한 기능을 가진 시스템이 구성될 수 있다.
제 6 도에, 있어서는, 라인 컴퓨터(10)는, 라인 콘트롤러(40)가 접속된 전송버스(TB)에 접속된다.
컴퓨터(10)는, 제조라인(20)을 통하여 지나가는 제품(30)에 관하여 여러 가지 처리기능을 수행한다.
컴퓨터(10)는 라인 콘트롤러(40)로부터 데이타를 수집하고 그곳에 지시를 내린다.
또한 컴퓨터(10)는, 라인 콘트롤러(40)로부터 데이타를 출력하며, 필요하다면 프린터(50)를 통하여 출력한다.
버스(B)에 접속된 컴퓨터(10)는, 예를들면 중앙제어실에 위치되며, 예를들면 RS2322와 같은 통상의 전송표준신호선을 통하여, 제조라인(20)의 상태에 따라서 정보를 보내기 위하여 메인측 중형 또는 대형 컴퓨터(60), 기타 라인 컴퓨터(10)와 연락할 수 있다.
콘트롤러(40)는 바코드 판독기(21)의 작용을 직접 제어하며, 바코드 판독기는 RS232C를 통하여, 제조라인(20) 즉, 자동검색 라인을 통하여 지나가는 제품(30)의 제품코드를 판독한다.
검색라인 : 출력결과를, 표시하는 CRT(22)와 ; GP-IB 라인을 통하여 제품(30)의 작용을 검사하기 위한, 전압 테스터와 같은 테스터(23)와 ; 외형 검사용 시각센서(24)와 시간센서(24)로 부터의 출력신호에 따라 우수하거나 불량한 제품을 골라내는 액츄에이터(25) ; 및 우수 또는 불량품을 계수하기 위한 카운터(26)로 구성된다.
본 발명은 그러한 버스 타이밍 조정회로가 설치되는 CPU기판을 가지는 라인 컴퓨터이다.
제 7 도는 이러한 CPU기판(100)을 나타내는 블록 다이어 그램이다.
본 실시예에서, 상기 버스타이밍 조정회로는 32/16비트 콘버터(101)가 사용된다.
32비트는, 고속버스(B1), 주 프로세서(102)(68020, 68030), 메인메모리(MM)를 제어하기 위한 메모리 콘트롤러(103), DMA 콘트롤러(104), VME-버스 콘트롤러(105) 및 주변 콘트롤러(106)가 접속된다.
DMA 콘트롤러 (104)는, 메인메모리(MM)로부터, 하드디스크가 마련된 SCSI콘트롤러(107)로의 데이타 전송을 제어한다.
VMF 버스 콘트롤러(105)는, VMF 버스(B20에 접속된 임의의 통신 I/O 기판 (C1), (C2), …(Cn)을 제어한다.
이들 임의의 I/O 기판 (C1), (C2), …(Cn)들은 BSC 통신, 에테르넷 통신, GP-IB 통신, 또는 MAP 통신에 사용될 수 있다.
주변콘트롤러(106)는, ROM(109), 종 프로세서(110), 및 통신 콜트롤러(111)가 접속되는 8비트 버스(B3)에 접속된다.
통신 콘트롤러(111)는 프린터(50), 키보드(KB), 및 RS232C와 같은 전송선에 대한 인터페이스로서 기능한다.
종 프로세서(110)에는, 캘린더 기능, 클록기능, 또는 소프트 웨어 타이머를 중간하기 위한 중간기능과 같은 기능을 가지는 캘린더 클록(112)이 마련된다.
더욱이, 종 프로세서(110)는, 냉각팬 또는 비정상적인 온도의 상승의 이상을 검지하기 위한 이상 검지수단(113)으로부터 인가되는 신호를 처리하도록 기능한다.
또한, 종 프로세서(110)는 통신콜트롤러(111)를 통하여 인가되는 키보드 입력의 처리, 일련 통신처리(RS232C), 또는 프린터 장치의 지시에 따라서 프린터(50)를 제어하는 것을 수행한다.
종 프로세서(10)에 의한 작용에 의하여, 주 프로세서(102)의 부하가 상당히 감소되며, 따라서 주 프로세서(102)는 원할히 작동 가능하다.
한편, 32/16비트 콘버터(101)는, 고속 32비트 버스(B1)와 함께, 저속 I/O 장치가 접속되는 16비트 버스(B4)에 접속된다.
본예에서, ROM(114)(128KB), 통신 인터페이스(115), 그래픽 콘트롤러(116), CRT 표시콘트롤러(117)는 16비트버스(B4)내에 마련된다.
CRT 표시 콘트롤러(117)에는 표시메모리(118)가 접속된다.
그래픽 콘트롤러(116), CRT 표시 콘트롤러(117) 및 표시 메모리(118)는, CRT 표시를 제어하는 블록을 구성한다.
상술한 바와같이, 32/16 비트 콘버터(101)는, 고속 주 프로세서(102) 및 저속 I/O 장치의 작용 시간을 조정하며, 이에 의하여 충분한 시간 여유를 만든다.
소프트웨어에 대한 중간기능은, 종 프로세서(110)내에 마련된 캘린더 클록(112)내의 시간 오류를 감소하기 위하여 수행된다.
종래의 구성에서는, CPU에 대한 실시간 클록을 발생하고, 소프트웨어 프로그램을 운용하기 위한 표준클록을 발생하기 위하여 별도의 클록발생기가 사용되었다.
종래의 구성에서는 전기가 통전되었을 때, 소프트웨어 타이머에 의하여 계수된 값을, 실시간 클록으로부터 판독한 시간에 더함으로써 현재시간이 계산되었다.
따라서, 컴퓨터 시스템이 장시간(수개월)계속하여 운용되었을 때, 실시간 클록에 의하여 표시된 값과, 소프트웨어 타이머에 의하여 계수된 값사이에 차이가 생기며, 따라서 종래의 구성에서는, 상기 건내의 정확한 시간을 인지하기 어려웠다.
본 발명에 있어서는, 비록 컴퓨터 시스템이 장기간 운용되거나, 컴퓨터 시스템의 전원이 온/오프 스위치되더라고, 소프트웨어 프로그램을 확인하느 클록은 정확히 작동할 수 있다.
본 발명에 있어서는, 동일한 수정 오실레이터가, 소프트웨어 타이머용 표준클록 발생용 및 실시간 클록을 발생하기 위하여 사용되며, 따라서 소프트웨어 타이머와 실시간 클록 사이의 오차가 축적되지 않는다.
본 발명에서는 소프트웨어 타이머에 중단신호를 발생하는 수단이, 제 1 계수수단 및 제 2 계수수단에 의하여 구성되는 상기 시간 오차를 감소하기 위하여 사용된다.
제 1 계수수단은 고정된 시간(제 1 설정치)에 소프트웨어 타이머에 중단 작용하고, 제 2 계수수단은 고정된 시간(제 2 설정치)동안 중단 작용한다.
제 1 및 제 2 계수수단은 상기 오차를 없애기 위하여 교대로 스위치된다.
제 8 도는, 소프트타이머에 대한 중단 신호 발생수단의 1예를 나타낸다.
소프트웨어 타이머에 대한 중단이 pH 10 밀리초마다 수행된다로 가정한다.
표준 클록 발생수단(1211)은, 실시간 클록으로서 32.768KHz 클록을 출력한다.
분주기(1212)는, 상기 32.768KHz의 클록을 4로 분주하고, 8.192KHz 클록을 발생한다.
제 1 카운터(1213), 제 2 카운터(1214), 제 3 카운터(1215), 및 제 4 카운터(1216)는 4비트형 업-카운터이다.
플립플롭 회로(1217)는, 작동모우트를 스위치하고, 최초 개수치를 바꾸기 위하여 각 카운터에 지시를 부여하기 위하여 마련된다.
전원 감시수단(1218)은 전원의 전력공급의 온/오프 상태, 전원차단, 또는 복귀의 감시를 행하며, 전기가 통정될 때 발생되는 신호
Figure kpo00073
에 따른 각 카운터에 설정된 값에 대하여 로우딩 신호 LD를 부여한다.
분주된 클록 CK 8.192KHz와, 소프트 타이머에 대한 10 밀리초 중단에 대한 기능은 이하에서 설명된다.
분주된 클록 CK(8.192KHz)의 기간은 대략 0.112밀리초이다.
비록 이 값은 정수배로 만들어지지만, 결과치는 10m 초와 동일하지 않다.
즉, 81분주된 클록은 계수하는데 9.887밀리초 걸리며, 한편, 82분주된 클록은 계수하는데 10.009밀리초 걸린다.
중단은, 81분주된 클록이나, 82분주된 클록이 계수될 때 수행된다.
결과적으로 1% 이하의 오차가 허용될 수 있다.
또한, 만약 82 분주된 클록 CK이 계수되는 작용이 23회 반복되고, 81 분주된 클록 CK이 계수되는 작용이 2회 반복되면, 분주된 클록의 총수는 다음과 같다 :
82*23+81*2=2048
만약 2048 분주된 클록이 시간으로 전환되면, 이는 250밀리초에 해당되며, 중단이 DH 250밀리처(2048클록)마다 수행된다면, 중단의 주기는 10 밀리초의 정수배(25배)에 해당한다.
이 경우, 상기한 바와같은 1%이하의 오차는 축적되지 않는다.
제 9 도는, 장치의 초기 상태를 나타내는 타임챠아트이다.
전기가 인가되었을때, 신호
Figure kpo00074
는 H로 전회되고, 장치는 로우드 신호
Figure kpo00075
를 발생한다.
결과적으로, E(16진법)가 제 1 카운터(1213)에, AC 16진법가 제 2 계수기(1214)에, G(16진법)가 제 3 계수기(1215)에, E(16진법)가 제 4 계수기(1216)에 설정된다.
제 1 계수기(1213) 및 제 2 계수기(1214)는 82번 카운터에 제 3 카운터(1215) 및 제 4 카운터(1216)는 23번 카운터를 구성한다.
제 10 도는, 본 발명내의 캘린더 클록의 기능을 나타내는 타임 챠아트이다.
모우드 1은 플립플롭 회로(1217)의 리셋트 상태를 나타낸다.
시간 t1의 시작시에, E(16진법)가 제 1 카운터(1213)에, A(16진법)가 제 2 카운터(1214)에 설정도고, 또한 G(16진법)가 제 3 카운터(1215)에, E(16진법)가 제 4 카운터(1216)에 설정된다.
이 상태로부터, 본 발명의 캘린더 클록은 분주된 클록 CK을 계수하기 시작한다.
제 1 카운터(1213)는, 제 1 카운터(1213)가 F까지 클록 CK을 계수할 때 운송출력 CK(H)를 발생한다.
제 2 카운터(1214)는, 제 1 카운터(1213)로부터 운송출력 CK(H)을 계수한다.
제 1 카운터(1213) 및 제 2 카운터(1214)는 t1의 시간 동안 분주된 클록 CK의 82클록을 계수하고, 처음으로부터 10.009밀리초후에 10밀리초 중단신호(H)를 보낸다.
제 3 카운터(1215)와 제 4 카운터(1216)는, 제 1 카운터(1213)와 제 2 카운터(1214)로부터의 운송출력 CA의 AND(논리곱)를 계수하는 23번 카운터를 구성한다.
즉 23번 카운터는, 분주된 클록 CK의 82클록의 계수에 대한 작용이 23회(제 1 설정치)반복된 후 출력을 발생한다.
제 3 카운터(1215) 및 제 4 카운터(1216)으로부터의 운송출력의 기초하에, 플립플롭 회로(1217)는 리셋트상태로부터 셋트 상태로 전환되고 장치의 상태를 모우드 2로 바뀐다.
이 모우드에서, F(16진법)가 제 1 카운터(1213)에, AC(16진법)가 제 2 카운터(1214)에 설정된다.
이들 카운터는 81번 카운터를 구성한다.
또한 E(16진법)가 제 3 카운터(1215)에, F(16진법)가 제 4 카운터(1216)에 설정되며, 이들 카운터는 2진 카운터를 구성한다.
모우드 2에서, 제 3 카운터(1215) 및 제 4 카운터(1216)는 분주된 클록 CK의 81클록을 계수하고, 9.8871밀리초후, 소프트웨어 타이머에 10밀리초 중단신호를 전송한다.
제 3 카운터(1215)와, 제 4 카운터(1216)는, 분주된 클록 CK의 81클록 계수작용이 2회(제 2 설정치)반복된 후 운송출력 CA을 발생한다.
운송 클록의 기초하에, 플립플롭(1217)은 셋트 상태에서 리셋트 상태로 전환되며, 장치의 상태는 모우드 1로 바뀐다.
즉, 본 발명의 캘린더 클록은 다음과 같이 가능한다 : 제 1 모우드에서, 분주된 클록 CK의 82클록 계수의 작용이 23의 수행되고, 각 작용시에 10,009밀리초의 중단신호가 발생된다.
그후, 장치는 제 2 모우드로 바뀐다.
이 모두드에서, 분주된 클록 CK의 81클록 계수작용이 2회 수행되고, 9.887밀리초의 중단 신호가 매작용시마다 발생된다.
상기 작용에 기초하여, 본 발명의 캘린더 클록은 소프트웨어 타이머에 대한 시간 오차를 가지지 않는 중단신호를 발생할 수 있다.
더욱이, 본 발명의 캘린더 클록은, 전원 감시수단(1218)으로부터 인가된 신호
Figure kpo00076
에 따라서 초기 상태로 장치를 설정할 수 있으며, 전원이 작용시에 차단되어도 중단 신호를 발생하기 위한 작용을 재시작할 수 있다.
상술한 바와같이, 컴퓨터 시스템이 오랫동안 계속적으로 작용하거나, 전원이 작용중에 차단되어도, 소프트웨어 프로그램을 운용하는데 사용되는 본 발명의 캘린더 클록은 정확하게, 그리고 오차를 발생하지 않게 된다.
제 7 도에 있어서, 16비트 버스(B4)는 데이타 교환을 알 수 있도로 다른 라인 컴퓨터 또는 다른 라인 콘트롤러에 접속된 통신 인터페이스 및 128KB120M(114)을 포함한다.
또한, 16비트 버스(B4)는 표시 메모리(118)가 마련된 CRT 표시 콘트롤러(117)와 그래픽 표시에 참가하는 그래픽 콘트롤러(116)를 포함한다.
그래픽 콘트롤러(116)는 표시메모리(118)내의 프레임 버퍼 영역에서 그래픽 데이타를 기록한다.
표시메모리(118)는, 문자표시 데이타를 저장하기 위한 영역을 가지며, 이에 의하여 CRT 콘트롤러(117)는 그래픽 데이타 및 문자 데이타 양자의 혼합데이타를 CRT 표시제어를 도출한다.
본 발명에서는, 상기 목적은 적은 수의 칩 또는 게이트를 사용하는 단순하게 구성된 라인 컴퓨터에 의하여 이루어진다.
즉, 본 발명에서는, 단일 메모리 소자의 메모리 영역은, 문자코드, 어트리뷰트 데이타 및 폰트패턴을 저장하기 위하여 영역으로 나누어진다.
표시작용이 시작될 때, 문자제어장치는 1표시주기 내에서 시간 공유 작용을 하며, 따라서 코드 영역의 판독작용, 어트리뷰트 영역의 판독작용, CPU로의 판독/기록 억세스 및 폰트영역의 판독작용은, 1표시 주기내에서 시간 공유 방식으로 수행되며, 또는 코드 영역 및 어트리뷰트 영역의 동시적인 판독작용, CPU로의 판독/기록억세스 및 폰트 영역의 판독작용을 1표시 주기내에서 시간 공유 방식으로 수행된다.
제 11 도는, 본 발명의 문자 표시장치의 구성을 나타내는 블록 다이어그램이다.
본 실시예의 구조적 특징은 단일 RAM(201)이 3개의 메모리 영역으로 나누어진다는 점이며, 이는, 각 데이타내의 문자 코우드 어트리뷰트 데이타 및 폰트팬턴을 축적하기 위한 코드 영역(201a), 어트리뷰트 영역(201b) 및 폰트 영역(201c)이다.
문자의 표시가 주프로세서(102)로부터 지시될 때, CRY 콘트롤러(202)는 스캐닝에 사용되는 표시어드레스 신호를 발생한다.
표시 어드레스와 관련하여, 폰트 패턴이 쉬프트 레지스터(203)에 인가된다.
어트리뷰트 콘트롤러(204)는, 이들 폰트팬턴 및 어트리뷰트 정보를 참조함으로써 CRT표시를 수행한다.
본 장치의 구성 및 기능에 대한 상세한 설명을 이하에서 기술한다. CRT 콘트롤러(202)로부터 발생된 표시 어드레스 n는, 선택기(S)의 단자(S0) 및 어트리뷰트 어드레스 콘버터(205)에 인가된다.
이러한 어트리뷰트 어드레스 콘버터(205)는, CRT 콘트롤러(202)로부터 표시 어드레스 n를 받아들이며, 어트리뷰트 영역(201b)내에 스캔 어드레스를 만들며, 코드 영역(201a)내에 저장된 문자코드에 직접 해당하는 어트리뷰트 데이타를 판독하게 된다.
그리고, 어트리뷰트 어드레스 콘버터(205)는 선택기(S)의 단자(S1)에 변환된 어드레스를 보낸다.
선택기(S)의 단자(S0)로부터의 표시 어드레스 n는 RAM(1041)내의 코드영역(201a)에 인가되고, 해당 문자 코드를 판독한다.
판독된 문자코드는, 코드래치 CL에 의하여 래치되고, 폰트 어드레스 코드 콘버터(206)로 보내진다.
폰트 어드레스 코드 콘버터(206)는 인가된 문자 코우드를 폰트 어드레스 코드로 변환하고, RAM(201)내에서의 폰트영역(201c)으로부터 대응 폰트 패턴을 판독하게 되며, 폰을 어드레스를 선택기(S)의 단자(S3)로 보낸다.
RAM(201)으로부터 판독된 어트리뷰트 데이타 및 폰트 패턴을 어트리뷰트 래치 AL 및 폰트래치 FL에 의하여 각각 래치된다.
한편, CPU에 접속된 어드레스 버스(AB)는 선택기(S)의 단자(S2)에 접속되며, 데이타 버스(DB0는 버스 드라이버(BD)에 접속된다.
타이밍 콘트롤러(207)는 선택기(S), 어트리뷰트 래치(AL) 및 폰트 래치(FL)의 각 타이밍을 제어하기 위한 블록이다.
제 12 도내의 타임챠아트와 관련하여, 장치의 기능을 설명한다. 표시 어드레스 n가 CRT 코트롤러(202)로부터 인가될 때 표시주기(T)가 개시된다.
타이밍 콘트롤러(207)로부터의 타이밍 출력에 의하여 선택기(S)의 단자(SO)가 선택되고, 표기 어드레스 n에 따라서, RAM(201)내의 코드 영역(201a)으로부터 문자코드 COn가 판독되며, 판독된 데이타는 코드래치 CL로 래치된다(기간t1).
그리고, 선택기(S)의 단자(S1)가 선택되고, 어트리뷰트 콘트롤러(204)의 출력(어트리뷰트 어드레스 영역용 어드레스 nㆍ오프셋)이 RAM(201)내의 어트리뷰트 영역(201b)에 인가된다.
이러한 어트리뷰트 어드레스에 따라서, 어트리뷰트 데이타 ATn는 어트리뷰트 래치 AL(기간 t2)로써 래치된다.
이 경우에, 어트리뷰트 데이타 ATn는, 후의 연속 표시패턴 데이타를 순환하는데 필요한 시간동안 지연된다.
이후에, 선택기(S)의 단자(S2)가 선택되고, 기간 t3내에, 주 프로세서(1)로부터 전달된 어드레스에 따라, RAM(201)으로의 램덤 억세스를 시행한다.
또한, 단자(S3)가 선택되고, RAM내의 폰트영역(201c)으로의 억세스는, 폰트 어드레스 콘버터(206)로부터 인가된 폰트 어드레스에 따라 시행된다.
판독된 폰트패턴 np은 폰트 래치 FL로 래치된다(기간 t4).
표시 어드레스가 n+1인 다음 표시주기 T1에서, RAM(201)내에 저장된 표시데이타는 상기에서와 동일한 방식으로 판독된다.
한편, 폰트 래치 FL의 폰트패턴 np(np0, np1, np2…)는 쉬프트 레지스터(203)에 로우드된다.
폰트패턴 np은, 어트리뷰트 래치 AL로부터의 어트리뷰트 데이타 ATn와 함게 어트리뷰트 콘트롤러(204)로 보내진다.
그리고, 표시는 CRT로써 이루어진다.
상기에서 기술된 바와같이, 본 발명의 장치내에서는, RAM(201)은 다수 영역으로 분할되며, 상이한 데이터가 이들 영역에 별개로 저장된다.
그리고, 1 표시주기에서, RAM억세스가 시간 공유처리에 의하여 수행된다.
만약 데이타의 폭이 충분히 크면, 문자 코드 CDn 및 어트리뷰트 데이타 ATn가 동시에 억세스 될 수 있다.
문자표시 콘트롤러내에서, 메모리 영역은 다수 영역으로 분할되며, 각 부분내에서, 코드 데이타, 어트리뷰트 데이타 및 폰트 데이타가 저장된다.
그리고, 이들 데이타가 표시될 때, 데이타는 상기 각 영역으로부터 시간공유 방식으로 판독된다.
따라서, 메모리 소자의 수가, 본 발명에서는 감소될 수 있다.
또한, 제 11 도에서 있어서, 만약 CRT 콘트롤러(202), 쉬프트 레지스터(203), 어트리뷰트 콘트롤러(204), 어트리뷰트 어드레스 콘버터(205), 폰트 어드레스 코드 콘버터(206), 타이밍 콘트롤러(207), 선택기(S), 코드 래치(CL), 폰트래치(FL), 어트리뷰트래치(AL), 및 버스(BD)가 게이트 어레이와 함께 구성될 수 있다면 핀의 수가 최소로 될 수 있으며, 전체 소자의 수효도 현저하게 감소될 수 있다.
제 7 도에서, 32비트 버스(B1)에 접속된 VME-버스 콘트롤러(105)의 주위에 대한 설명을 이하에서 한다.
VMF-버스 콘트롤러(105)는, 기판형식인 VMF-버스(B2), I/O기판(C1), (C2)…을 통하여, 처리 통신의 위한 임의의 설비를 제어하기 위한 제어블록이다.
상세하게 말하면, 이들 I/O기판은 예를들면 다음의 것을 포함한다.
(1) 다른 라인 컴퓨터나 접속하는 안터페이스기능을 가지는 I/O 기판 ; (2) 필드 도구사이에서, 접촉신호, 아날로그 신호 또는 디지탈 신호와 같은 신호의 신호전송 및 신호접수를 지휘하는, 저레벨 콘트롤러와 함께 인터페이스 기능을 가지는 I/O기판 ; (3) 카트리지 데이프 장치 또는 플로피 디스크 장치와 같은 보조메모리와 함께 인터페이스 기능을 가지는 I/O기판 ; (4) GP-IB 도구와 함께 통신 능력을 가지는 I/O기판 ; (5) RS232C, RS422 또는 RS485등과 같은 표준을 만족하는 인터페이스 기능을 가지는 I/O기판 ; (6) SECS(SEMI Equipment Communications Standard, SEMI : Semiconductor Equipment and Materials Institute)와 같은 통신 절차와 관련하여 구성된, 반도체 제조장치 및 컴퓨터 사이의 I/O기판 ; (7) BSC(Binary Synchronous Communication)통신을 지원하는 I/O기판 ; (8) 에테르네트 통신을 지원하는 I/O기판 ; 또는 (9) MAP(Manufacturing Automation Protocol)통신을 지원하는 I/O기판.
종래의 장치에 있어서는 각 I/O 기판내에 마련된 기판 드라이버는, 타이머의 사용에 의하여, 주 프로세서(102)가 억세스하고, 시간이 끝냈을 때의 시간으로부터 I/O 기판의 고장을 탐지하는 I/O 기판으로부터의 응답을 감시한다.
그러나, 종래의 장치에서, 하드웨어나 소프트웨어의 문제에 기인하여 비작동 상태에 I/O 기판이 떨어졌을 때, 주 프로세서 측은 타이머내의 시간이 끝날때까지 I/O 기판의 문제를 알아차리지 못한다.
따라서, 종래의 장치는, 고장의 효과가 전체 시스템으로 파급되거나, 전체 시스템이 다운되거나, 어떤 종류의 문제가 불러일으켜질 수 있는 단점이 있다.
본 발명에서는, 각 I/O기판의 비정상이 주 프로세서로 즉각 알려지고, 따라서 고장의 효과가 최소로 된다.
즉, 본 발명에서는 I/O기판이 자체의 이상을 검지하였을 때, I/O 기판은 고정신호를 출력한다.
주 프로세서로부터 고장신호를 받은 기판 드라이버는, 해당 I/O 기판에 자기진단 지시를 내린다.
만약 자기 전달의 결과가 비정상이면, 상기 I/O 기판은 빼내어지고, 상기 기판 드라이버는 고장난 드라이버로서 가정된다.
제 13 도는, 본 발명내의 이상검지의 시스템 개념을 나타내는 다이어그램이다.
여기에는, 주 프로세서(102), VMF버스 콘트롤러(105) 및 다수의 I/O 기판(C1), (C2)…(Cn)이 포함된다.
본 도면에서, CPU기판(100)은 VMF버스 콘트롤러(105)를 통하여 다수의 I/O기판(C1), (C2)…(Cn)에 접속된다.
출력고장신호 FALL를 CPU기판(100)으로 출력하도록 기능하는 기판 제어회로(CC)는 각 I/O 기판내에 마련된다.
CPU기판(100)내에서, 기판의 이상을 검지하는 수단이 마련되며, 이는 고장신호 FAIL가 기판제어회로(CC)로부터 인가될 때 진단요구 신호를 발생하도록 기능하며, 기판 드라이버(1082)는 각 I/O기판 (C1), (C2)…(Cn)내에 마련된다.
이러한 기판 드라이버(1082)는 주 프로세서(102), 주메모리(MM) 및 VMF버스 콘트롤러에 의하여 수행되는 소프트웨어이며, 제 7 도에서 나타낸 바와같다.
이러한 기판 드라이버(1082)는 다음의 기능을 포함한다 :
(1) I/O 기판의 정상작용을 제어하는 통상기능 : (2) 자기-진단 요구 RQ에 따라 진단을 하고, 자기 진단의 결과 ST를 받기 위한 자기진단 기능(1082a) ; 및 (3) 자기-진단의 결과 ST에 의거하여, 문제있는 I/O 기판을 CPU기판(100)으로부터 분리하고, 관련된 기판 드라이버(1082)를 오류상태로 바꾸어서 기판 드라이버 작용을 정지하는 기능(1082b).
제 14 도는, 본 발명내의 하드웨어의 개념적 구성을 나타내는 다이어그램이다.
이러한 구성에 의하여 VMF-버스 콘트롤러(105)는 게이트 어레이에 의하여 구성되며, 각 I/O 기판내에서, 게이트 어레이(BG)가 배열된다.
설치된 I/O 기판이 비정상(또는 정상)일 때, I/O기판측의 게이트 어레이(BG)는 고장신호 FAIL를 발생(또는 종료)하고, I/O기판의 정상(또는 비정상)상태을 정수 레지스터를 통하여 전달한다.
더욱이 고장 신호라인은 VME-버스(B2)내에 마련되며, 이에 의하여 I/O 기판측에 발생되는 고장신호 FAIL를 알려준다.
VEM 버스 콘트롤러(105)는 중단신호 IR로서 실패신호 FAIL를 주 프로세서(102)에 보내도록 기능한다.
제 15 도는 본 발명에서의 소프트웨어의 개념구성을 나타내는 다이어그램이다.
이러한 소프트웨어 개념은 다음의 품목을 포함한다.
(1) 중단신호 RI로서 고장신호 FAIL를 받아들이는 고장신호 검지 드라이버(S1) ; (2) 이 고장신호 검지드라이버(S1)에 의하여 개시된 기판 이상 확인 임무 S2 ; (3) 기판 이상 확인 임무 S2에 의하여 자기 진단 작용이 요구되는 기판 드라이버(1082) ; 및 (4) 기판 드라이버(1082)를 작용하기 위하여 사용자 프로그램 S5, 또한 펌웨어 및 레지스터(S4)는, I/O기판측 상의 소프트웨어 블록이며, 이에 의하여 기판 드라이버(1082)에 의하여 자기진단 작용을 수행한다.
상기 구성의 기능을 설명한다.
예를들면 I/O 기판측에 워치도그 타이머가 비정상적으로 알리는 이 상태가 발생할 때, I/O 기판측 게이트 어레이(BG)는 버스(B2)에 고정신호 FAIL을 전송한다.
VME 버스 콘트롤러(105)는 버스(B2)상에 이러한 고장신호 FAIL를 검지하고, 주 프로세서(102)에 중단신호 IR를 보낸다.
주 프로세서(102)가 중단신호 IR를 받을 때, 15 도에서 나타낸 소프트웨어가 수행된다.
즉, 고장신호 검지 드라이버(S1)는 중단 신호 IR를 검지하고, 이 비정상을 기판 이상 확인 임무 S2로 알린다.
기판 이상 확인 임무 S2가 I/O 기판의 이상을 검지하였을 때, 이 상태는 기판 드라이버(1082)에 알려지고, 기판 드라이버는 자기 진단을 유도하기 위하여 해당 I/O기판에 요구한다.
자기진단은 기판 드라이버(1082)에 의하여 수행된다.
기판 드라이버(1082)는 I/O기판측의 게이트 어레이(BG)의 내부 레지스터를 읽고, I/O 기판이 비정상 상태인지의 여부를 확인한다.
기판 드라이버(1082)가 비정상 상태를 알려주면, 기판 드라이버(1082)는 게이트 어레이(BG)상에 작용하여 고장신호 FAIL의 신호전송을 금지한다.
동시에, 기판 드라이버(1082)는 자신이 오류상태로 변화된다.
따라서, 고장난 I/O기판에 억세스 불가능하다.
즉, 하드웨어적으로 기판 드라이버(1082)는 상기 I/O기판을 CPU기판(100)에서 분리하도록 기능한다.
결과적으로 사용자 프로그램 S5이 오류상태로 된 기판 드라이버(1082)에 억세스하여도, 기판 드라이버(1082)는 오류신호를 응답한다.
즉, 소프트 웨어적으로는, 기판 드라이버(1082)는 상기 I/O기판을 CPU기판(100)으로부터 분리하도록 기능한다고 가정할 수 있다.
상술한 바와 같이, 본 발명에서는 고장난 I/O기판이, 하드웨어의 관점과 소프트 웨어의 관점에서 CPU기판(100)으로부터 즉시 분리됨을 알 수 있다.
따라서, 본 발명에 의하면, 각 I/O기판의 이상이 즉시 주 프로세서(102)에 알려지고, 따라서, 시스템 차단등의 고장의 효과는 최소한으로 된다.
제 7 도에서, 플로피 디스크 드라이브 콘트롤러(108)에 관한 설명을 이하에서 한다.
예를들면, 3.5인치 플로피 디스크 드라이브(FD1)가 플로피 디스크 드라이브 콘트롤러(108)에 접속된다.
부가적으로, 이러한 요구는 가끔, 5인치 플로피 디스크 드라이브 또는 8인치 플로피 디스크 드라이브가 시스템 확장에 따라 접속되어야만 한다.
일반적으로, 5인치 플로피 디스크 드라이브 및 8인치 플로피 디스크 드라이브는 데이지 체인 접속법을 사용하여 3.5인치 플로피 디스크 드라이브(FD1)에 접속된다.
그러나, 종래의 데이지 체인 시스템에서는, 단자저항을 가지는 테일(Tail) 드라이브가 떨어질 때, 데이지 체인이 개방되고, 따라서 새로운 테일 디스크 드라이브 내에 새롭게 단자 저항을 설치할 필요가 있다.
더욱이 모든 플로피 디스크 드라이브들이 데이테 체인으로부터 떨어질 때, 단자저항이 주 몸체(10)쪽에 설치되어야 한다.
또한, 테일 플로피 디스크 드라이브가 전원공급이 끊어졌을 때, 단자 저항에서의 신호는 풀업상태에서 풀다운 상태로 전환된다.
이 경우에는 3.5인치 플로피 디스크 드라이브(FD1), 로의 판독/기록 억세스를 수행할 수 없다.
상기 결점을 극복하기 위하여, 본 발명의 데이지체인 시스템에서는 데이지 체인에 접속된 모든 플로피 디스크 드라이브 내에 단자저항이 설치된다.
그 결과, 어떠한 플로피 디스크 드라이브도 자유롭게 떼어낼 수 있다.
또한 각 플로피 디스크 드라이브내에, 버퍼들은 내부리시버와 병렬로 마련된다.
따라서, 이들 플로피 디스크 드라이브중 어느 것이 턴 오프되어도, 역효과는 일어나지 않는다.
제 16 도는 본 발명의 플로피 디스크 드라이브 시스템의 접속을 나타내는 다이어 그램이다.
본 실시예에서 3.5인치 플로피 디스크가 라인(L1) 및 (L2)를 통하여 주 몸체(10)내에 배열되도록 5인치 플로피 디스크 드라이브(FD2) 및 8인치 플로피 디스크 드라이브(FD3)가 데이지 체인 구성에 의하여 전송/수납부(FD10)에 접속된다.
이러한 시스템의 특징은, 단자(FD1Z), (FD2Z) 및 (FD3Z)이 각 플로피 디스크 드라이브 내의 전송/수납부(FD10), (FD20)의 데이지 체인 리시버(FD1R),(FD2R) 및 (FD3R)에 접속되는 것이다.
또한, 이 시스템의 다른 특징은 버퍼 리시버(FD1I) 및 드라이버(FD1A)가 주 몸체(10)내의 데이지 체인 리시버(FD1R)와 병렬로 접속되는 점이다.
동일한 방식으로 5인치 플로피 디스크 드라이브(FD2)내에서 버퍼(리시버(FD2I) 및 드라이버(FD2A))가 데이지 체인 리시버(FD2R)와 병렬로 졉속되는 점이다.
즉, 본 시스템 내에서, 모든 단자 저항들은 데이지 체인에 접속되도록 모든 플로피 디스크 드라이브 내에 설치되고, 각 플로피 디스크 드라이브는 버퍼(리시버 및 드라이버)를 통하여 다음 플로피 디스크 드라이브에 접속된다.
이들 플로피 디스크 드라이브중의 하나가 시스템에서 떨어졌을 때, 5인치 플로피 디스크 드라이브(FD2) 또는 8인치 플로피 디스크(FD30가 소용없게 되었다고 가정하면, 떨어져 나간 플로피 디스크 드라이브 앞의 플로피 디스크 드라이브는 새로운 테일 드라이브로 된다.
이 경우, 모든 플로피 디스크 드라이브는 단자 저항을 가지기 때문에, 새로운 테일 드라이브 내에 단자저항을 설치할 필요는 없다.
새로운 플로피 디스크가 드라이브가 데이지 체인에 접속되었다고 가정하면, 이 플로피 디스크 드라이브내에도 단자저항이 설치되어 있으므로, 역효과는 일어나지 않는다.
다음에, 5인치 플로피 디스크 드라이브(FD2) 또는 8인치 플로피 디스크 드라이브(FD3)의 전원공급이 작동중에 턴오프 되었다고 가정하면, 주몸체(10)내의 플로피 디스크 콘트롤러(108)의 드라이버(108D)로부터의 출력신호는, 리시버(FD1I) 및 드라이버(FDIA)와 함께 외부 플로피 디스크 드라이브로부터 격리되며, 따라서 플로피 디스크 콘트롤러(108)는 외부 플로피 디스크 드라이브 내에서의 전원공급의 차단으로부터 일어나는 역효과는 받지 않게 된다.
예를들면, 개방-콜렉터형이 외부 플로피 디스크 드라이브의 신호출력으로 채용되며, 따라서 주 몸체(10) 및 각 플로피 디스크 드라이브는 다른 플로피 디스크 드라이브 내에서 전원의 차단에서 야기되는 역효과를 받지 않는다.
이들 플로피 디스크 드라이브 접속 시스템에 따르면, 다음과 같은 지점이 얻어진다.
(1) 테일 드라이브가 데이지 체인에서 떨어졌을 때, 테일 드라이브의 앞의 드라이브 내에 단자저항을 설치할 필요가 없다.
(2) 더욱이, 본 발명의 시스템은, 외부 플로피 디스크 드라이브의 전원공급이 스위치 온-오프되어 역효과를 받지 않는다.
(3) 플로피 디스크 드라이브가 주 몸체로부터 자유롭게 접속 또는 이탈될 수 있다.
(4) 온-오프 스위칭이 임의적으로, 시스템 구성의 변경이 용이하다.

Claims (5)

  1. 라인 컴퓨터를 구성하는 각 요소를 제어하는 주 프로세서와 ; 상기 주 프로세서에 접속된 제 1 버스와 ; 상기 제 1 버스에 접속되며, 상기 주 프로세서에 의하여 억세스되는 주 메모리와 ; 상기 주 메모리 SCSI 콘트롤러 도는 플로피 디스크 콘트롤러와 함께 직접 메모리 억세스를 실행하는 제 1 버스에 접속된 DMA 콘트롤러와 ; 여러 가지 I/O 기판을 제어하는 상기 제 1 버스에 접속된 VME 버스 콘트롤러와 ; 상기 제 1 버스보다 적은 비트수를 가지는 제 2 버스와 ; 버퍼와 제어회로를 포함하는 상기 제 1 버스 및 제 2의 버스 사이에 접원 타이밍 제어회로와 ; 상기 버퍼는 상기 제 1 버스 또는 상기 제 2 버스 상에 데이타를 래치하고 ; 상기 제어회로는 상기 주 프로세서로부터 판독신호가 인가되었을 때, 상기 주 프로세스에 의하여 가정된 어드레스 스트로브 신호 및 데이타 스트로브 신호를 지연하도록 기능하고, 상기 제어회로는 상기 어드레스 스트로브 신호 및 상기 데이타 스트로브 신호가 부정되기 전에 전송을 금지하기 위하여 칩선택 신호를 전송하며, 상기 제어회로는 상기 버퍼내에 판독데이타를 저장하도록 지시하고 저장된 데이타가 상기 제 1 버스로 전송되는 타이밍 신호를 발생하며, 상기 주 프로세스로부터 기록신호가 인가되었을 때, 상기 주 프로세서에 의하여 가정된 어드레스 스트로브 신호 및 데이타 스트로브 신호를 지연하도록 기능하며, 상기 제어회로는 상기 버퍼내에 기록 데이타를 저장하도록 지시하고, 저장된 데이타가 상기 제 1 버스에 전달되는 타이밍 신호를 발생하며, 그후에 상기 제어회로는 상기 칩선택 신호를 발생하며 ; CRT 표시장치 상의 그래픽 표시를 제어하는 그래픽 콘트롤러와 문자표시를 제어하는 문자표시 콘트롤러를 가지는, 상기 제 2 버스에 접속되는 CRT 표시 콘트롤러와 ; 다른 라인 컴퓨터와 함께 통신처리를 실행하는 상기 제 2 버스에 접속되는 통신처리부와 ; 상기 제 1 버스의 비트수보다 적은 비트수를 가지는 제 3 의 버스와 ; 상기 제 3 버스에 접속된 중 프로세서와 ; 상기 총 프로세서에 클록신호를 보내는 캘런더 클록과 ; 프랜터, 일련신호 통신 및 키보드를 제어하는 상기 제 3 버스에 접속되는 주변장치 제어부 ; 및 상기 제 1 버스와 상기 제 3 의 버스 사이에 배치되며, 상기 주 프로세서와 상기 종 프로세서의 작용 타이밍 조정하는 주변 콘트롤러로 구성되는 라인 컴퓨터.
  2. 제 1 항에 있어서, 상기 소프트 웨어 타이머 종단 신호를 발생하는 캘린더 클록은 ; 동일 표준 클록 발생수단으로부터 인가된 표준 클록을 분주함으로써 분주된 클록을 발생하는 분주기와 ; 고정된 소프트웨어 타이머 중단기간에 대응하는 것보다 1클록 큰 수가 될 때까지 상기 분주된 클록을 계수하고, 상기 소프트 웨어 타이머 종단신호로서 출력을 발생하는 제 1 계수 수단과 ; 상기 소프트웨어 타이머 중단기간에 대응하는 것보다 1클록 작은 수가 될 때까지 상기 분주된 클록을 계수하고, 상기 소프트 웨어 타이머 중단 기간을 출력으로서 발생하는 제 2 계수 수단과 ; 제 1 설정치 및 제 2 의 설정치를(상기 소프트웨어 타이머 중단기간에 상당하는 시간의 배수와 일치하는 클록수)=(상기 제 1 계수 수단에 의하여 계수된 클록수)*(제 1 설정치)+(상기 제 2 계수 수단에 의하여 계수된 클록수)*(제 2 설정치)와 같은 방식으로 설정하는 설정수단 ; 및 각 계수된 값에 따라 상기 제 1 계수 수단과 상기 제 2 계수 수단을 스위칭 하기 위한 스위칭 수단으로 구성되는 라인 컴퓨터.
  3. 제 1 항에 있어서, 상기 CRT 표시 콘트롤러내의 상기 문자로서 콘트롤러 내의 단일 메모리 요소의 정보 저장 영역이 코드영역과, 어트리뷰트 영역 및 폰트영역으로 분할되며, 문자코드, 어트리뷰트 데이타 및 폰트패턴은 상기 영역들에 각각 저장되며 ; 상기 코드 영역내의 판독작용, 어트리뷰트 영역내의 판독작용, 상기 주 프로세서로부터 상기 메모리로의 판독/기록 억세스, 상기 코드영역으로부터 판독된 문자코드에 대응하는 상기 폰트영역내의 판독작용들이 시간 공유방식 및 순차적으로 실행되거나, 또는 상기 코드영역 및 상기 어트리뷰트 영역 양자 내의 동시적 판독작용, 상기 주 프로세서로부터 상기 메모리로의 판독/기록 억세스, 상기 코드영역으로부터 판독된 문자코드에 상당하는 상기 폰트영역 내의 판독기능들이 시간공유적 및 순차적으로 실행되며, 하나의 표시주기는 이들 작용의 조합에 의하여 구성되는 라인 컴퓨터.
  4. 제 1 항에 있어서, 상기 VME 버스 콘트롤러 VMF 버스에 접속된 복수의 I/O 기판을 가지며 ; I/O 기판 드라이버는 상기 각 I/O 기판에 대응하는 주 프로세서측에 놓이며, 상기 I/O 기판내에서 이상이 검지되었을 때, 고장신호를 발생하기 위하여 제어회로가 마련되며, 주 프로세서 측에서의 고정신호에 대응하며 진단요구를 발생하는 이상 검지수단이 마련되며 ; 상기 I/O기판이 상기 진단 요구에 따라 자기 진단 작용을 실행하고, 상기 I/O 기판이 상기 진단 요구에 따라 자기 진단 작용을 실행하고, 상기 I/O 기판으로부터의 자기 진단결과를 받아들이도록 하는 상기 I/O 기판 드라이버 내에 자기 진단부가 마련되며 ; 상기 진단신호가 이상을 나타낼 때 상기 제어회로에 분리신호를 부여함으로써, 상기 I/O 드라이버가 상기 주 프로세서로부터 분리되고, 상기 I/O 드라이버를 오류상태로 전환하는, 상기 I/O 기판 드라이버 내에 기판 분리수단이 마련되는 라인 컴퓨터.
  5. 제 1 항에 있어서, 적어도 하나 이상의 플로피 디스크 드라이브가 데이지 체인 방식으로 상기 플로피 디스크 콘트롤러에 접속되고 ; 상기 플로피 디스크 드라이브내에 각 데이지 체인 리시버내에 단자 저항이 마련되며, 가장 뒤쪽에 설치된 플로피 디스크 드라이버를 제외하고 모든 플로피 디스크 드라이브내의 상기 데이지 체인 리시버내에, 병렬로 버퍼들이 마련되는 라인 컴퓨터.
KR1019900013835A 1989-08-31 1990-08-31 라인 컴퓨터(Line Computer) KR930009638B1 (ko)

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